静电保护结构及静电保护电路的制作方法

1.本发明涉及半导体技术领域，特别是涉及一种静电保护结构及静电保护电路。


背景技术：

2.目前来讲，芯片设计的可靠性问题是芯片设计过程中的一大难题，每年因静电而被破坏的芯片价值高达数百亿美元，而其中有超过70％的损坏是来自于esd(electro-static discharge,静电放电)事件，因此，在芯片设计中，对于静电放电事件的保护显得尤为重要。
3.但传统esd防护功能过于低下，难以对超高静电电压进行有效防护，scr(silicon controlled rectifier
，
可控硅)器件具备鲁棒性高、寄生电容小以及节约布局面积等众多优点，因而备受关注，有望成为未来最合适的esd防护器件。但传统scr器件触发电压高、维持电压低，这容易使得esd防护电路在esd冲击到来时难以开启，esd冲击结束后难以关闭等问题，针对这些缺点，众多学者对基本scr结构做出改进。然而，现有改进后的scr结构仅能对传统scr器件的触发电压做出优化，对scr器件开启后维持电压较低的现象影响甚小，而较低的维持电压极易产生闩锁现象，在esd事件结束后对整个工作电路产生极大干扰，使得电路正常工作无法进行。


技术实现要素：

4.基于此，有必要针对上述问题，提供一种静电保护结构及静电保护电路，以解决现有技术中的scr器件存在的维持电压低，极易产生闩锁现象的问题。
5.一方面，本技术提供一种静电保护结构，包括：
6.可控硅结构，包括：第二导电类型的阱区；第一导电类型的第一阱区，与所述第二导电类型的阱区相邻接；第一导电类型的第一掺杂区，位于所述第二导电类型的阱区内；第二导电类型的第一掺杂区，位于所述第一导电类型的第一阱区内；
7.触发结构，包括：所述第二导电类型的第一掺杂区；第一导电类型的第二阱区，位于所述第二导电类型的阱区远离所述第一导电类型的第一阱区的一侧，且与所述第二导电类型的阱区相邻接；第二导电类型的第二掺杂区，位于所述第一导电类型的第二阱区内；第二导电类型的第三掺杂区，与所述第一导电类型的第一掺杂区相邻接，且自所述第二导电类型的阱区延伸至所述第一导电类型的第一阱区内；第二导电类型的第四掺杂区，自所述第二导电类型的阱区延伸至所述第一导电类型的第二阱区内；第一栅极，位于所述第二导电类型的第三掺杂区与所述第二导电类型的第一掺杂区之间。
8.在其中一个实施例中，还包括第一导电类型的第二掺杂区，位于所述第一导电类型的第一阱区内，且位于所述第一导电类型的第三掺杂区远离所述第一栅极的一侧。
9.在其中一个实施例中，所述第一导电类型的第二阱区、所述第二导电类型的第二掺杂区及所述第二导电类型的第四掺杂区构成第一三极管；所述第一栅极、所述第二导电类型的第一掺杂区、所述第二导电类型的第三掺杂区及所述第一导电类型的第一阱区构成
第一开关管。
10.在其中一个实施例中，所述第一导电类型的第一掺杂区和所述第二导电类型的第三掺杂区构成二极管，所述二极管与所述第一开关管构成泄流路径。
11.在其中一个实施例中，所述第二导电类型的阱区、所述第一导电类型的第一阱区及所述第二导电类型的第一掺杂区构成第二三极管；所述第二导电类型的阱区、所述第一导电类型的第一掺杂区及所述第一导电类型的第一阱区构成第三三极管。
12.在其中一个实施例中，还包括第一导电类型的衬底；所述第一导电类型的第一阱区、所述第二导电类型的阱区及所述第一导电类型的第二阱区均位于所述第一导电类型的衬底内；所述第一栅极位于所述第一导电类型的衬底的表面。
13.在其中一个实施例中，还包括第二栅极，位于所述第一导电类型的衬底表面，且位于所述第二导电类型的第二掺杂区与所述第二导电类型的第四掺杂区之间；所述第二栅极、所述第二导电类型的第二掺杂区、所述第二导电类型的第四掺杂区及所述第一导电类型的第二阱区构成第二开关管。
14.在其中一个实施例中，所述第一导电类型的第一掺杂区、所述第二导电类型的阱区及所述第一导电类型的第一阱区构成pnp型晶体管；所述第二导电类型的阱区、所述第一导电类型的第一阱区及所述第二导电类型的第一掺杂区构成npn型晶体管；所述第二导电类型的第四掺杂区、所述第一导电类型的第二阱区及所述第二导电类型的第二掺杂区构成npn型晶体管；所述第一栅极与所述第二导电类型的第一掺杂区及所述第二导电类型的第三掺杂区构成第一开关管；所述第二栅极与所述第二导电类型的第二掺杂区及所述第二导电类型的第四掺杂区构成第二开关管；所述第一导电类型的第一掺杂区与所述第二导电类型的第三掺杂区构成二极管。
15.在其中一个实施例中，所述第二导电类型的第三掺杂区的宽度及所述第二导电类型的第四掺杂区的宽度均为第二导电类型的第一掺杂区的宽度的两倍及所述第二导电类型的第二掺杂区的宽度的两倍。
16.在其中一个实施例中，所述第一导电类型包括p型，且所述第二导电类型包括n型。
17.本技术还提供一种静电保护电路，包括：
18.可控硅电路，包括第一端、第二端、第三端、第四端及第五端；所述可控硅电路的第一端连接阳极电压；所述可控硅电路的第四端连接所述阴极电压；
19.触发电路，包括第一三极管及第一开关管；其中，所述第一三极管包括第一端、第二端及第三端，所述第一开关管包括控制端、第一端及第二端；所述第一三极管的第一端与所述阳极电压相连接，所述第一三极管的第二端与所述可控硅电路的第二端相连接，所述第一三极管的第三端与所述可控硅电路的第五端相连接；所述第一开关管的控制端与所述第一三极管的第三端及所述可控硅电路的第五端相连接，所述第一开关管的第一端与所述可控硅电路的第三端相连接，所述第一开关管的第二端连接所述阴极电压。
20.在其中一个实施例中，所述可控硅电路包括第二三极管及第三三极管；其中，所述第二三极管包括第一端、第二端及第三端，所述第三三极管包括第一端、第二端及第三端，所述第二三极管的第一端与所述第三三极管的第二端短接后共同作为所述可控硅电路的第三端，所述第二三极管的第二端为所述可控硅电路的第五端，所述第二三极管的第三端为所述可控硅电路的第四端；所述第三三极管的第一端为所述可控硅电路的第一端，所述
第三三极管的第三端为所述可控硅电路的第二端。
21.在其中一个实施例中，所述第三三极管的基极和所述第一开关管的漏极组成二极管，所述二极管和所述第一开关管组成泄流电路，所述二极管的阳极及所述第三三极管的发射极连接所述阳极电压，所述第一开关管的第一端与所述二极管的阴极相连接。
22.在其中一个实施例中，所述第一三极管为npn型三极管，所述第一三极管的集电极为所述第一三极管的第一端，所述第一三极管的基极为所述第一三极管的第二端，所述第一三极管的发射极为所述第一三极管的第三端；所述第二三极管包括npn型三极管，所述第二三极管的集电极为所述第二三极管的第一端，所述第二三极管的基极为所述第二三极管的第二端，所述第二三极管的发射极为所述第二三极管的第三端；所述第三三极管包括pnp型三极管，所述第三三极管的发射极为所述第三三极管的第一端，所述第三三极管的基极为所述第三三极管的第二端，所述第三三极管的集电极为所述第三三极管的第三端。
23.在其中一个实施例中，所述第一开关管包括nmos管，所述第一开关管的漏极为所述第一开关管的第一端，所述第一开关管的栅极为所述第一开关管的控制端，所述第一开关管的源极为所述第一开关管的第二端。
24.在其中一个实施例中，还包括：
25.第一寄生电阻，一端与所述可控硅电路的第二端相连接，另一端连接所述阴极电压；
26.第二寄生电阻，一端与所述可控硅电路的第五端、所述第一三极管的第三端及所述第一开关管的控制端相连接，另一端连接所述阴极电压；
27.第三寄生电阻，一端与所述第一三极管的第一端、所述第一开关管的第一端及所述可控硅电路的第三端相连接，另一端连接所述阳极电压。
28.上述静电保护结构在esd事件到来时，首先击穿第二导电类型的第四掺杂区、第一导电类型的第二阱区及第二导电类型的第二掺杂区构成的三极管，并经由第二导电类型的第二掺杂区、第一导电类型的第三掺杂区及第一导电类型的第二掺杂区达到阴极，因此，触发电压变低，同时，在第一导电类型的第一阱区会产生压降，导通可控硅结构，可控硅结构导通后，因为第二导电类型的第一掺杂区的栅极(即第一栅极)上产生压降，第一栅极、第二导电类型的第一掺杂区、第二导电类型的第三掺杂区及第一导电类型的第一阱区对应的开关管导通，进而导通新增的泄流分压路径，削弱可控硅结构的正反馈，因此维持电压变高，增强其抗闩锁能力。
29.上述静电保护电路在esd事件到来时，首先击穿第一三极管，电流达到阴极，因此触发电压变低，同时，在第二三极管的基级会产生压降，导通可控硅电路，可控硅电路导通后，因为第一开关管的栅极上产生压降，第一开关管导通，进而导通新增的泄流分压路径，削弱可控硅电路的正反馈，因此维持电压变高，增强其抗闩锁能力。
附图说明
30.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
31.图1为本技术一个实施例中提供的静电保护结构的截面结构示意图；
32.图2为本技术的静电保护结构与传统的可控硅整流器件的电流-电压仿真曲线；其中，图2中的曲线
①
为本技术的静电保护结构的电流-电压仿真曲线，图2中的曲线
②
为传统的可控硅整流器件的电流-电压仿真曲线；
33.图3至图5为本技术另一个实施例中提供的静电保护电路的电路原理图。
34.附图标记说明：
35.110-第一导电类型的衬底，120-第二导电类型的阱区，130-第一导电类型的第一阱区，140-第一导电类型的第二阱区；121-第一导电类型的第一掺杂区，131-第二导电类型的第一掺杂区，132-第一导电类型的第三掺杂区，133-第一导电类型的第二掺杂区,141-第二导电类型的第二掺杂区，151-第二导电类型的第三掺杂区，161-第二导电类型的第四掺杂区，171-第一栅极，181-第二栅极，191-浅沟槽隔离结构，210-可控硅电路，211-触发电路。
具体实施方式
36.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
37.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
38.可以理解，本技术所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本技术的范围的情况下，可以将第一电源输入端称为第二电源输入端，且类似地，可将第二电源输入端称为第一电源输入端。第一电源输入端和第二电源输入端两者都是电源输入端，但其不是同一电源输入端。
39.可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
40.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
41.请参阅图1，本发明提供一种静电保护结构，静电保护结构包括：可控硅结构，可控硅结构包括：第二导电类型的阱区120；第一导电类型的第一阱区130，第一导电类型的第一阱区130与第二导电类型的阱区120相邻接；第一导电类型的第一掺杂区121，第一导电类型的第一掺杂区121位于第二导电类型的阱区120内；第二导电类型的第一掺杂区131，第二导电类型的第一掺杂区131位于第一导电类型的第一阱区130内；触发结构，触发结构包括：第二导电类型的第一掺杂区131；第一导电类型的第二阱区140，第一导电类型的第二阱区140位于第二导电类型的阱区120远离第一导电类型的第一阱区130的一侧，且与第二导电类型的阱区120相邻接；第二导电类型的第二掺杂区141，第二导电类型的第二掺杂区141位于第
一导电类型的第二阱区140内；第二导电类型的第三掺杂区151，第二导电类型的第三掺杂区151与第一导电类型的第一掺杂区121相邻接，且自第二导电类型的阱区120延伸至第一导电类型的第一阱区130内；第二导电类型的第四掺杂区161，第二导电类型的第四掺杂区161自第二导电类型的阱区120延伸至第一导电类型的第二阱区140内；第一栅极171，第一栅极171位于第二导电类型的第三掺杂区151与第二导电类型的第一掺杂区131之间。
42.静电保护结构还包括第一导电类型的第二掺杂区133，第一导电类型的第二掺杂区133位于第一导电类型的第一阱区130内，且位于第一导电类型的第三掺杂区132远离第一栅极171的一侧。
43.上述静电保护结构在esd事件到来时，首先击穿第二导电类型的第四掺杂区161、第一导电类型的第二阱区140及第二导电类型的第二掺杂区141构成的三极管，并经由第二导电类型的第二掺杂区141、第一导电类型的第三掺杂区132及第一导电类型的第二掺杂区133达到阴极，因此，触发电压变低，同时在第一导电类型的第一阱区130会产生压降，导通可控硅结构，可控硅结构导通后，因为第二导电类型的第一掺杂区131的栅极(即第一栅极171)上产生压降，第二导电类型的第一掺杂区131、第一栅极171、第二导电类型的第三掺杂区151及第一导电类型的第一阱区130对应的开关管导通，进而导通新增的泄流分压路径，削弱可控硅结构的正反馈，因此维持电压变高，增强其抗闩锁能力。
44.作为示例，静电保护结构还包括第一导电类型的衬底110；第一导电类型的第一阱区130、第二导电类型的阱区120及第一导电类型的第二阱区140均位于第一导电类型的衬底110内；第一栅极171位于第一导电类型的衬底110的表面。
45.具体的，第一导电类型的衬底110可以包括但不仅限于第一导电类型的硅衬底或第一导电类型的锗衬底。
46.作为示例，静电保护结构还包括第二栅极181，第二栅极181位于第一导电类型的衬底110表面，且位于第二导电类型的第二掺杂区141与第二导电类型的第四掺杂区161之间。第二栅极181的作用是通过接地，使得三极管的击穿点固定在沟道附近，减小击穿电压。
47.在一个示例中，第一导电类型的第一掺杂区121、第一导电类型的第二掺杂区133、第一导电类型的第三掺杂区132、第二导电类型的第一掺杂区131、第二导电类型的第二掺杂区141、第二导电类型的第三掺杂区151及第二导电类型的第四掺杂区161可以均为重掺杂区；第一导电类型的第一阱区130、第一导电类型的第二阱区140及第二导电类型的阱区120可以均为轻掺杂区。
48.在一个示例中，静电保护结构还包括多个浅沟槽隔离结构191，多个浅沟槽隔离结构191分别位于第一导电类型的第二掺杂区133与第一导电类型的第三掺杂区132之间、第一导电类型的第三掺杂区132与第二导电类型的第一掺杂区131之间、第一导电类型的第一掺杂区121与第二导电类型的第四掺杂区161之间、第一导电类型的第二掺杂区133的外侧及第二导电类型的第二掺杂区141的外侧。
49.具体的，浅沟槽隔离结构191的纵截面形状可以为矩形、倒梯形或半椭圆形等等，浅沟槽隔离结构191的底部低于第一导电类型的第一掺杂区121的底部、第一导电类型的第二掺杂区133的底部、第一导电类型的第三掺杂区132的底部、第二导电类型的第一掺杂区131的底部、第二导电类型的第二掺杂区141的底部、第二导电类型的第三掺杂区151的底部及第二导电类型的第四掺杂区161的底部，且浅沟槽隔离结构191的底部高于第二导电类型
的阱区120的底部、第一导电类型的第一阱区130的底部及第一导电类型的第二阱区140的底部。即第一导电类型的第一掺杂区121的深度、第一导电类型的第二掺杂区133的深度、第一导电类型的第三掺杂区132的深度、第二导电类型的第一掺杂区131的深度、第二导电类型的第二掺杂区141的深度、第二导电类型的第三掺杂区151的深度及第二导电类型的第四掺杂区161的深度均小于浅沟槽隔离结构191的深度。
50.在一个示例中，第一导电类型的第一掺杂区121与第二导电类型的第四掺杂区161电连接阳极电压；第二栅极181、第一导电类型的第二掺杂区133及第二导电类型的第一掺杂区131连接阴极电压。第二栅极181的作用是通过接地，使得三极管的击穿点固定在沟道附近，减小击穿电压。
51.在其中一个示例中，第二导电类型的第四掺杂区161与第一导电类型的第一掺杂区121经由金属线相连接；第一栅极171与第一导电类型的第三掺杂区132及第二导电类型的第二掺杂区141经由金属线相连接；第二栅极181与第一导电类型的第二掺杂区133及第二导电类型的第一掺杂区131经由金属线相连接。具体的，金属线可以包括但不仅限于铜线、铝线、金线或镍线等等，本实施例中，金属线可以为铜线。
52.在一个示例中，第二导电类型的第三掺杂区151的宽度及第二导电类型的第四掺杂区161的宽度可以根据实际需要进行设定，具体的，第二导电类型的第三掺杂区151的宽度及第二导电类型的第四掺杂区161的宽度可以均为第二导电类型的第一掺杂区131的宽度的两倍及第二导电类型的第二掺杂区141的宽度的两倍，可以保证阳极电压及阴极电压均匀施加在对应的掺杂区上，保证整个掺杂区的电压差的均衡；同时也便于工艺的实施及器件的对称。
53.在一个示例中，第一导电类型可以包括p型，且第二导电类型可以包括n型。当然，在其他示例中，第一导电类型也可以包括n型，且第二导电类型可以包括p型。
54.具体的，以第一导电类型可以包括p型，且第二导电类型可以包括n型为例，第一导电类型的第一掺杂区121、第二导电类型的阱区120及第一导电类型的第一阱区130构成pnp型晶体管(即第三三极管)；第二导电类型的阱区120、第一导电类型的第一阱区130及第二导电类型的第一掺杂区131构成第一npn型晶体管(即第二三极管)；第二导电类型的第四掺杂区161、第一导电类型的第二阱区140及第二导电类型的第二掺杂区141构成第二npn型晶体管(即第一三极管)；第一栅极171与第二导电类型的第一掺杂区131及第二导电类型的第三掺杂区151构成第一开关管；第二栅极181与第二导电类型的第二掺杂区141及第二导电类型的第四掺杂区161构成第二开关管。
55.作为示例，第一导电类型的第一掺杂区121与第二导电类型的第三掺杂区151构成二极管。第一导电类型的第一掺杂区121与第二导电类型的第三掺杂区151构成的二极管可以为齐纳二极管。
56.同样以第一导电类型可以包括p型，且第二导电类型可以包括n型为例，本发明通过设置掺杂区121与第一开关管的漏极151直接相连，形成一个二极管和nmos相连的泄流路径，这一路径能够有效地削弱scr器件的正反馈情况，增大整个静电保护结构的维持电压，这样，在esd冲击到来时，在scr路径开启的同时，有一条二极管串联第一开关管的泄流电路，而该路径的存在使得静电保护结构的维持电压较传统的器件有明显提高，整个静电保护结构的抗闩锁能力大大增加。具体的，第二导电类型的第四掺杂区161、第一导电类型的
第二阱区140及第二导电类型的第二掺杂区141构成第二npn型晶体管，第二导电类型的第三掺杂区161作为所述第二npn型晶体管的集电极与阳极电压相连接，所述第二npn型晶体管中的第二导电类型的第二掺杂区141为第二开关管的源极，与第一栅极171、第一导电类型的第三掺杂区132相连接，第二栅极181与第一导电类型的第二掺杂区133相连接，同时，与阳极电压相连接的第一导电类型的第一掺杂区121也与第一开关管的漏极151直接连接，形成一个pn结和nmos相连的泄流路径；当esd事件来临时，首先击穿第二导电类型的第四掺杂区161、第一导电类型的第二阱区140及第二导电类型的第二掺杂区141构成的三极管，并经由第二导电类型的第二掺杂区141、第一导电类型的第三掺杂区132及第一导电类型的第二掺杂区133达到阴极，因此，触发电压变低，同时在第一导电类型的第一阱区130会产生压降，导通可控硅结构，可控硅结构导通后，因为第一栅极171上产生压降，第二导电类型的第一掺杂区131、第二导电类型的第三掺杂区151、第一栅极171及第一导电类型的第一阱区对应的开关管导通，进而导通新增的泄流分压路径，削弱可控硅结构的正反馈，因此维持电压变高，增强其抗闩锁能力。本发明的静电保护结构与传统的可控硅整流器件的电流-电压仿真曲线如图2所示。本发明的静电保护结构的电流-电压仿真曲线为1号，传统的可控硅整流器件的电流-电压仿真曲线为2号，可以看出本发明的静电保护结构的触发电压大约为5.2v，传统的可控硅整流器件的触发电压大约为7v，触发电压明显降低；本发明的静电保护结构的维持电压大约为4v，传统的可控硅整流器件的维持电压大约为1.5v，维持电压显著提高。
57.请结合图1参阅图3至图5，本技术还提供一种静电保护电路，可控硅电路210，可控硅电路210包括第一端、第二端、第三端、第四端及第五端；可控硅电路210的第一端连接阳极电压；可控硅电路210的第四端连接阴极电压；触发电路211，触发电路211包括第一三极管q1及第一开关管m1；其中，第一三极管q1包括第一端、第二端及第三端，第一开关管m1包括控制端、第一端及第二端；第一三极管q1的第一端连接阳极电压，第一三极管q1的第二端与可控硅电路210的第二端相连接，第一三极管q1的第三端与可控硅电路210的第五端相连接；第一开关管m1的控制端与第一三极管q1的第三端及可控硅电路210的第五端相连接，第一开关管m1的第一端与可控硅电路210的第三端相连接，第一开关管m1的第二端连接阴极电压。
58.上述静电保护电路在esd事件到来时，由触发电路211中的第一三极管q1首先击穿导通，到达阴极，因此，触发电压变低，同时在可控硅电路的基级上产生压降，开启scr路径的同时，在第一开关管m1的栅极上产生压降，开关管导通，也开启了新增设的泄流路径，因此，维持电压变高，削弱scr器件中寄生晶体管的正反馈，提高了器件的抗闩锁能力，实现了更强的保护能力，增强了电路的可靠性。
59.在一个示例中，如图3所示，可控硅电路210包括第二三极管q2及第三三极管q3；其中，第二三极管q2包括第一端、第二端及第三端，第三三极管q3包括第一端、第二端及第三端，第二三极管q2的第一端与第三三极管q3的第二端短接后共同作为可控硅电路210的第三端，第二三极管q2的第二端为可控硅电路210的第五端，第二三极管q2的第三端为可控硅电路210的第四端；第三三极管q3的第一端为可控硅电路210的第一端，第三三极管q3的第三端为可控硅电路210的第二端。
60.具体的，以第一导电类型为p型且第二导电类型为n型为例，第一三极管q1为npn型
三极管，第一三极管q1的集电极为第一三极管q1的第一端，第一三极管q1的基极为第一三极管q1的第二端，第一三极管q1的发射极为第一三极管q1的第三端；第二三极管q2包括npn型三极管，第二三极管q2的集电极为第二三极管q2的第一端，第二三极管q2的基极为第二三极管q2的第二端，第二三极管q2的发射极为第二三极管q2的第三端；第三三极管包括pnp型三极管，第三三极管q3的发射极为第三三极管q3的第一端，第三三极管q3的基极为第三三极管q3的第二端，第三三极管q3的集电极为第三三极管q3的第三端。
61.在一个示例中，第一开关管m1包括nmos管，第一开关管m1的漏极为第一开关管m1的第一端，第一开关管m1的栅极为第一开关管m1的控制端，第一开关管m1的源极为第一开关管m1的第二端。
62.在一个示例中，请继续参阅图3，静电保护电路还包括：第一寄生电阻rpw，第一寄生电阻rpw一端与可控硅电路210的第二端相连接，另一端连接阴极电压；第二寄生电阻rpw2，第二寄生电阻rpw2一端与可控硅电路210的第五端、第一三极管q1的第三端及第一开关管m1的控制端相连接，另一端连接阴极电压；第三寄生电阻rnw，第三寄生电阻rnw一端与第一开关管m1的第一端及可控硅电路210的第三端相连接，另一端连接阳极电压。
63.请参阅图3，静电保护电路还包括泄流电路(未标示出)，泄流电路包括第一开关管m1及二极管d，第一开关管m1的第一端与二极管d的阴极相连接，二极管d的阳极连接阳极电压。需要说明的是，此处的二极管d是由第三开关管q3中的基极和第一开关管m1的漏极构成。
64.在一个示例中，第三三极管q3的基极和第一开关管m1的漏极组成二极管d，二极管d和第一开关管m1组成泄流电路，二极管d的阳极及第三三极管q3的发射极连接阳极电压，第一开关管m1的第一端与二极管的阴极(即所述第三三极管的基极)相连接。
65.具体的，图3至图5中的静电保护电路可以为图1的静电保护结构的等效电路，其中，图3为第一三极管q1导通的电路图，图4为第二三极管q2及第三三极管q3导通的电路图，图5为二极管d及第一开关管m1导通的电路图，图3至图5中带箭头的虚线表示电流的方向；图1中的第二导电类型的阱区120、第一导电类型的第一阱区130及第二导电类型的第一掺杂区131构成图3中的第二三极管q2；图1中的第二导电类型的第四掺杂区161、第一导电类型的第二阱区140及第二导电类型的第二掺杂区141构成图3中的第一三极管q1；图1中的第一导电类型的第一掺杂区121、第二导电类型的阱区120及第一导电类型的第一阱区130构成图3中的第三三极管q3；图1中的第一栅极171、第二导电类型的第三掺杂区151、第二导电类型的第一掺杂区131及第一导电类型的第一阱区130构成图3中的第一开关管m1；图1中的第一导电类型的第一掺杂区121和第二导电类型的第三掺杂区151构成二极管。
66.在本说明书的描述中，参考术语“其中一个实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
67.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述。然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
68.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来
说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

技术特征：
1.一种静电保护结构，其特征在于，包括：可控硅结构，包括：第二导电类型的阱区；第一导电类型的第一阱区，与所述第二导电类型的阱区相邻接；第一导电类型的第一掺杂区，位于所述第二导电类型的阱区内；第二导电类型的第一掺杂区，位于所述第一导电类型的第一阱区内；触发结构，包括：所述第二导电类型的第一掺杂区；第一导电类型的第二阱区，位于所述第二导电类型的阱区远离所述第一导电类型的第一阱区的一侧，且与所述第二导电类型的阱区相邻接；第二导电类型的第二掺杂区，位于所述第一导电类型的第二阱区内；第二导电类型的第三掺杂区，与所述第一导电类型的第一掺杂区相邻接，且自所述第二导电类型的阱区延伸至所述第一导电类型的第一阱区内；第二导电类型的第四掺杂区，自所述第二导电类型的阱区延伸至所述第一导电类型的第二阱区内；第一栅极，位于所述第二导电类型的第三掺杂区与所述第二导电类型的第一掺杂区之间。2.根据权利要求1所述的静电保护结构，其特征在于，还包括第一导电类型的第二掺杂区，位于所述第一导电类型的第一阱区内，且位于第一导电类型的第三掺杂区远离所述第一栅极的一侧。3.根据权利要求1所述的静电保护结构，其特征在于，所述第一导电类型的第二阱区、所述第二导电类型的第二掺杂区及所述第二导电类型的第四掺杂区构成第一三极管；所述第一栅极、所述第二导电类型的第一掺杂区、所述第二导电类型的第三掺杂区及所述第一导电类型的第一阱区构成第一开关管。4.根据权利要求3所述的静电保护结构，其特征在于，所述第一导电类型的第一掺杂区和所述第二导电类型的第三掺杂区构成二极管，所述二极管与所述第一开关管构成泄流路径。5.根据权利要求1所述的静电保护结构，其特征在于，所述第二导电类型的阱区、所述第一导电类型的第一阱区及所述第二导电类型的第一掺杂区构成第二三极管；所述第二导电类型的阱区、所述第一导电类型的第一掺杂区及所述第一导电类型的第一阱区构成第三三极管。6.根据权利要求1所述的静电保护结构，其特征在于，还包括第一导电类型的衬底；所述第一导电类型的第一阱区、所述第二导电类型的阱区及所述第一导电类型的第二阱区均位于所述第一导电类型的衬底内；所述第一栅极位于所述第一导电类型的衬底的表面。7.根据权利要求6所述的静电保护结构，其特征在于，还包括第二栅极，位于所述第一导电类型的衬底表面，且位于所述第二导电类型的第二掺杂区与所述第二导电类型的第四掺杂区之间；所述第二栅极、所述第二导电类型的第二掺杂区、所述第二导电类型的第四掺杂区及所述第一导电类型的第二阱区构成第二开关管。8.根据权利要求7所述的静电保护结构，其特征在于，所述第一导电类型的第一掺杂区、所述第二导电类型的阱区及所述第一导电类型的第一阱区构成pnp型晶体管；所述第二导电类型的阱区、所述第一导电类型的第一阱区及所述第二导电类型的第一掺杂区构成第一npn型晶体管；所述第二导电类型的第四掺杂区、所述第一导电类型的第二阱区及所述第二导电类型的第二掺杂区构成第二npn型晶体管；所述第一栅极与所述第二导电类型的第一掺杂区及所述第二导电类型的第三掺杂区构成第一开关管；所述第二栅极与所述第二导电类型的第二掺杂区及所述第二导电类型的第四掺杂区构成第二开关管；所述第一导电类
型的第一掺杂区与所述第二导电类型的第三掺杂区构成二极管。9.根据权利要求1所述的静电保护结构，其特征在于，所述第二导电类型的第三掺杂区的宽度及所述第二导电类型的第四掺杂区的宽度均为第二导电类型的第一掺杂区的宽度的两倍及所述第二导电类型的第二掺杂区的宽度的两倍。10.根据权利要求1至9中任一项所述的静电保护结构，其特征在于，所述第一导电类型包括p型，且所述第二导电类型包括n型。11.一种静电保护电路，其特征在于，包括：可控硅电路，包括第一端、第二端、第三端、第四端及第五端；所述可控硅电路的第一端连接阳极电压；所述可控硅电路的第四端连接阴极电压；触发电路，包括第一三极管及第一开关管；其中，所述第一三极管包括第一端、第二端及第三端，所述第一开关管包括控制端、第一端及第二端；所述第一三极管的第一端与所述阳极电压相连接，所述第一三极管的第二端与所述可控硅电路的第二端相连接，所述第一三极管的第三端与所述可控硅电路的第五端相连接；所述第一开关管的控制端与所述第一三极管的第三端及所述可控硅电路的第五端相连接，所述第一开关管的第一端与所述可控硅电路的第三端相连接，所述第一开关管的第二端连接所述阴极电压。12.根据权利要求11所述的静电保护电路，其特征在于，所述可控硅电路包括第二三极管及第三三极管；其中，所述第二三极管包括第一端、第二端及第三端，所述第三三极管包括第一端、第二端及第三端，所述第二三极管的第一端与所述第三三极管的第二端短接后共同作为所述可控硅电路的第三端，所述第二三极管的第二端为所述可控硅电路的第五端，所述第二三极管的第三端为所述可控硅电路的第四端；所述第三三极管的第一端为所述可控硅电路的第一端，所述第三三极管的第三端为所述可控硅电路的第二端。13.根据权利要求12所述的静电保护电路，其特征在于，所述第三三极管的基极和所述第一开关管的漏极组成二极管，所述二极管和所述第一开关管组成泄流电路，所述二极管的阳极及所述第三三极管的发射极连接所述阳极电压，所述第一开关管的第一端与所述二极管的阴极相连接。14.根据权利要求12所述的静电保护电路，其特征在于，所述第一三极管为npn型三极管，所述第一三极管的集电极为所述第一三极管的第一端，所述第一三极管的基极为所述第一三极管的第二端，所述第一三极管的发射极为所述第一三极管的第三端；所述第二三极管包括npn型三极管，所述第二三极管的集电极为所述第二三极管的第一端，所述第二三极管的基极为所述第二三极管的第二端，所述第二三极管的发射极为所述第二三极管的第三端；所述第三三极管包括pnp型三极管，所述第三三极管的发射极为所述第三三极管的第一端，所述第三三极管的基极为所述第三三极管的第二端，所述第三三极管的集电极为所述第三三极管的第三端。15.根据权利要求11所述的静电保护电路，其特征在于，所述第一开关管包括nmos管，所述第一开关管的漏极为所述第一开关管的第一端，所述第一开关管的栅极为所述第一开关管的控制端，所述第一开关管的源极为所述第一开关管的第二端。16.根据权利要求11至15中任一项所述的静电保护电路，其特征在于，还包括：第一寄生电阻，一端与所述可控硅电路的第二端相连接，另一端连接所述阴极电压；第二寄生电阻，一端与所述可控硅电路的第五端、所述第一三极管的第三端及所述第
一开关管的控制端相连接，另一端连接所述阴极电压；第三寄生电阻，一端与所述第一开关管的第一端及所述可控硅电路的第三端相连接，另一端连接所述阳极电压。

技术总结
本发明涉及一种静电保护结构及静电保护电路，静电保护结构包括：可控硅结构及触发结构；可控硅结构包括：第二导电类型的阱区、第一导电类型的第一阱区、第一导电类型的第一掺杂区及第二导电类型的第一掺杂区；触发结构包括：第二导电类型的第一掺杂区、第一导电类型的第二阱区、第二导电类型的第二掺杂区、第二导电类型的第三掺杂区、第二导电类型的第四掺杂区及第一栅极。上述静电保护结构可以削弱SCR器件中寄生晶体管的正反馈，提高了器件的抗闩锁能力，实现了更强的保护能力，增强了电路的可靠性。路的可靠性。路的可靠性。


技术研发人员：张英韬 毛盼 刘俊杰 朱玲欣 宋彬 许杞安 吴铁将
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.01.10
技术公布日：2023/7/21