一种半导体芯片及其HTOL、延时和整体测试方法与流程

一种半导体芯片及其htol、延时和整体测试方法
技术领域
1.本发明涉及半导体芯片测试领域，更为具体地说，涉及一种半导体芯片及其htol（high temperature operating life，高温工作寿命）测试方法、延时测试方法和整体测试方法。


背景技术：

2.htol测试是半导体芯片可靠性验证的基本测试方式，通过htol测试来测试半导体芯片的使用寿命，保证半导体芯片在使用寿命周期内可以正常工作，及性能退化能满足工作要求。htol测试时需要待测逻辑进行工作，以达到htol测试的效果。但是，现有的半导体芯片的htol测试，需要采用htol测试机台为半导体芯片提供测试信号，但是htol测试机台能提供的测试信号的频率有限制，无法灵活与半导体芯片的i/o电路工作频率匹配，使得测试效果较差。


技术实现要素：

3.有鉴于此，本发明提供了一种半导体芯片及其htol、延时和整体测试方法，有效解决现有存在的技术问题，能够对半导体芯片进行更好的测试，提高了测试效果。
4.为实现上述目的，本发明提供的技术方案如下：一种半导体芯片，包括：多个i/o电路，所述i/o电路包括输入端口、输出端口和双向端口，所述i/o电路的输入端口接入信号时，则所述i/o电路的双向端口输出信号；及所述i/o电路的双向端口接入信号时，则所述i/o电路的输出端口输出信号；及，选择电路，所述选择电路的输出侧与所述i/o电路电连接，所述选择电路的输入侧接入功能信号且与测试器电连接，所述测试器用于输出目标频率的测试信号；所述选择电路用于选择控制至少部分所述i/o电路中，前一个所述i/o电路的输出端口与后一个所述i/o电路的输入端口相连通；及，所述选择电路还用于选择所述测试信号或所述功能信号传输至所述i/o电路。
5.相应的，本发明还提供了一种半导体芯片的htol测试方法，用于对上述的半导体芯片进行测试，htol测试方法包括：在所述多个i/o电路中选定第一待测i/o电路；将所述第一待测i/o电路按顺序依次划分为第一个第一待测电路组至第h个第一待测电路组，所述第一个第一待测电路组至第h-1个第一待测电路组中任意一第一待测电路组包括两个所述第一待测i/o电路，且所述第h个第一待测电路组包括一个或两个所述第一待测i/o电路，h为大于1的整数；将所述第一待测电路组中两个所述第一待测i/o电路的双向端口电连接；在htol测试条件下对所述半导体芯片上电；按照所述第一待测i/o电路划分第一待测电路组的顺序，所述选择电路将第g个第
一待测电路组中后一个所述第一待测i/o电路的输出端口，与第g+1个第一待测电路组中前一个所述第一待测i/o电路的输入端口相连通，g为小于h的正整数；所述选择电路选择所述测试信号传输至所述第一待测i/o电路。
6.相应的，本发明还提供了一种半导体芯片的延时测试方法，用于对上述的半导体芯片进行测试，延时测试方法包括：在所述多个i/o电路中选定第二待测i/o电路；在所述第二待测i/o电路选定初始的第二待测i/o电路和末端的第二待测i/o电路，沿所述初始的第二待测i/o电路至末端的第二待测i/o电路的方向，将剩余的所述第二待测i/o电路按顺序依次划分为第一个第二待测电路组至第l个第二待测电路组，所述第一个第二待测电路组至第l个第二待测电路组中任意一第二待测电路组包括两个所述第二待测i/o电路，l为大于1的整数；将所述第二待测电路组中两个所述第二待测i/o电路的双向端口电连接；对所述半导体芯片上电；按照所述第二待测i/o电路划分第二待测电路组的顺序，所述选择电路将所述初始的第二待测i/o电路的输出端口与第一个第二待测电路组中前一个所述第二待测i/o电路的输入端口相连通，将第t个第二待测电路组中后一个所述第二待测i/o电路的输出端口与第t+1个第二待测电路组中前一个所述第二待测i/o电路的输入端口相连通，及将第l个第二待测电路组中后一个所述第二待测i/o电路的输出端口与所述末端的第二待测i/o电路的输入端口相连通，t为小于l的正整数；对所述初始的第二待测i/o电路的双向端口输入延时测试信号，及自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号。
7.相应的，本发明还提供了一种半导体芯片的整体测试方法，所述整体测试方法包括：按照上述的延时测试方法对所述半导体芯片进行延时测试；按照上述的htol测试方法对所述半导体芯片进行htol测试；在htol测试后，再次按照上述的延时测试方法对所述半导体芯片进行测试。
8.相较于现有技术，本发明提供的技术方案至少具有以下优点：本发明提供了一种半导体芯片及其htol、延时和整体测试方法，半导体芯片包括有选择电路和测试器，在半导体芯片的测试过程中，能够通过选择电路将待测i/o电路之间相连通，以使信号能够在所有待测i/o电路中传输，完成htol测试、延时测试和整体测试的过程。并且，在半导体芯片的htol测试过程中，能够通过测试器提供目标频率的测试信号，灵活与半导体芯片的i/o电路工作频率匹配，满足htol测试要求。并且，本发明提供的半导体芯片的测试，能够选取所有i/o电路为待测i/o电路达到一次性测试所有i/o电路的目的，或者选取部分i/o电路为待测i/o电路达到分部分测试i/o电路的目的，以对半导体芯片进行更好的测试，提高了测试效果。
附图说明
9.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
10.图1为本发明实施例提供的一种半导体芯片的结构示意图；图2为本发明实施例提供的一种i/o电路的结构示意图；图3为本发明实施例提供的另一种半导体芯片的结构示意图；图4为本发明实施例提供的一种半导体芯片的htol测试方法的流程图；图5为本发明实施例提供的一种半导体芯片的信号传输示意图；图6为本发明实施例提供的一种半导体芯片的延时测试方法的流程图；图7为本发明实施例提供的另一种半导体芯片的信号传输示意图；图8为本发明实施例提供的又一种半导体芯片的信号传输示意图；图9为本发明实施例提供的一种半导体芯片的整体测试方法的流程图。
具体实施方式
11.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
12.正如背景技术所述，htol测试是半导体芯片可靠性验证的基本测试方式，通过htol测试来测试半导体芯片的使用寿命，保证半导体芯片在使用寿命周期内可以正常工作，及性能退化能满足工作要求。htol测试时需要待测逻辑进行工作，以达到htol测试的效果。但是，现有的半导体芯片的htol测试，需要采用htol测试机台为半导体芯片提供测试信号，但是htol测试机台能提供的测试信号的频率有限制，无法灵活与半导体芯片的i/o电路工作频率匹配，使得测试效果较差。
13.基于此，本发明实施例提供了一种半导体芯片及其htol、延时和整体测试方法，有效解决现有存在的技术问题，能够对半导体芯片进行更好的测试，提高了测试效果。
14.为实现上述目的，本发明实施例提供的技术方案如下，具体结合图1至图9对本发明实施例提供的技术方案进行详细的描述。
15.结合图1和图2所示，图1为本发明实施例提供的一种半导体芯片的结构示意图，图2为本发明实施例提供的一种i/o电路的结构示意图，其中，半导体芯片包括：多个i/o电路100，所述i/o电路100包括输入端口i、输出端口c和双向端口pad，所述i/o电路的输入端口i接入信号时，则所述i/o电路的双向端口pad输出信号；及所述i/o电路的双向端口pad接入信号时，则所述i/o电路的输出端口c输出信号。
16.及，选择电路200，所述选择电路200的输出侧与所述i/o电路100电连接，所述选择电路200的输入侧接入功能信号vg且与测试器300电连接，所述测试器300用于输出目标频率的测试信号vc。所述选择电路200用于选择控制至少部分所述i/o电路100中，前一个所述i/o电路100的输出端口c与后一个所述i/o电路100的输入端口i相连通；及，所述选择电路200还用于选择所述测试信号vc或所述功能信号vg传输至所述i/o电路100。
17.参考图2所示，本发明实施例提供的i/o电路100中，i为输入端口，c为输出端口，pad为双向端口，即双向端口pad既是输出也是输入。当输入端口i有输入信号时，根据控制
实现输入端口i到双向端口pad的信号传输；及当双向端口pad有输入信号时，根据控制实现双向端口pad到输出端口c的信号传输。需要说明的是，图2所示i/o电路仅仅根据端口来示意信号传输的过程，并不局限于具体电路连接结构。及功能信号vg为半导体芯片正常工作过程中生成的具有驱动、控制等功能的信号。
18.可以理解的，本发明实施例提供的技术方案，半导体芯片包括有选择电路和测试器，在半导体芯片的测试过程中，能够通过选择电路将待测i/o电路之间相连通，以使信号能够在所有待测i/o电路中传输，完成htol测试、延时测试和整体测试的过程。并且，在半导体芯片的htol测试过程中，能够通过测试器提供目标频率的测试信号，灵活与半导体芯片的i/o电路工作频率匹配，满足htol测试要求。并且，本发明实施例提供的半导体芯片的测试，能够选取所有i/o电路为待测i/o电路达到一次性测试所有i/o电路的目的，或者选取部分i/o电路为待测i/o电路达到分部分测试i/o电路的目的，以对半导体芯片进行更好的测试，提高了测试效果。
19.下面结合附图对本发明实施例提供的半导体芯片的测试相关电路进行更详细的描述。参考图3所示，为本发明实施例提供的另一种半导体芯片的结构示意图，其中，定义所述多个i/o电路为第一个i/o电路101至第n个i/o电路10n，n为大于或等于2的整数。
20.所述选择电路包括：第一个第一多路选择器211至第n个第一多路选择器21n，及第一个第二多路选择器221至第m个第二多路选择器22m，n为偶数时，则m为n/2；及n为奇数时，m为（n+1）/2。
21.其中，第k个第一多路选择器的输出端与第k个i/o电路的输入端口i电连接，k为小于或等于n的正整数。即第一个第一多路选择器211的输出端与第一个i/o电路101的输入端口i电连接，第二个第一多路选择器212的输出端与第二个i/o电路102的输入端口i电连接，以此类推，第n个第一多路选择器21n的输出端与第n个i/o电路10n的输入端口i电连接。
22.第i个第一多路选择器的第一输入端与第（i+1）/2个第二多路选择器的输出端电连接，所述第i个第一多路选择器的第二输入端接入所述功能信号，i为小于或等于n的奇数；即第一个第一多路选择器211的第一输入端与第一个第二多路选择器221的输出端电连接，第三个第一多路选择器213的第一输入端与第二个第二多路选择器222的输出端电连接，以此类推，直至最后一个奇数的第一多路选择器的第一输入端与第m个第二多路选择器22m的输出端电连接；如图3所示n为偶数时，则第n-1个第一多路选择器21(n-1)的第一输入端与第m个第二多路选择器22m的输出端电连接。
23.第j个第一多路选择器的第一输入端与第j-1个i/o电路的输出端口电连接，第j个第一多路选择器的第二输入端接入所述功能信号，第j个i/o电路的输出端口与第j/2个第二多路选择器的第二输入端及第j/2+1个第二多路选择器的第一输入端电连接，所述第一个第二多路选择器的第一输入端与测试器电连接， j为小于或等于n的偶数。即第二个第一多路选择器212的第一输入端与第一个i/o电路101的输出端口c电连接，第四个第一多路选择器214的第一输入端与第三个i/o电路103的输出端口c电连接，以此类推，如图3所示n为偶数时，则第n个第一多路选择器21n的第一输入端与第n-1个i/o电路10(n-1)的输出端口c电连接。以及，第二个i/o电路102的输出端口c与第一个第二多路选择器221的第二输入端及第二个第二多路选择器222的第一输入端电连接，以此类推，如图3所示n为偶数时，第n个i/o电路10n的输出端口c与第m个第二多路选择器22m的第二输入端电连接。
24.需要说明的是，本发明实施例图3所示半导体芯片以n为偶数为例进行的说明；其中，当n为奇数时，同样符合上述实施例所描述的连接方式，对此本发明不做多余赘述。及，本发明实施例提供的选择电路并不局限于图3所示组成器件和连接方式，在本发明其他实施例或者，本发明提供的选择电路还可以为其他组成器件及连接方式，对此本发明不做具体限制。
25.在本发明一实施例中，本发明提供的所述测试器为pll（phase locked loop，锁相环），对此测试器的类型本发明不做具体限制。
26.本发明实施例提供的所述测试信号的目标频率固定，且所述目标频率与所述i/o电路的工作频率相同，将测试信号的目标频率与i/o电路的工作频率相匹配，能够对工作在如200mhz的高速i/o电路，进行更精确的测试。或者，本发明实施例提供的所述测试信号的目标频率可调，且所述目标频率的可调范围中包括所述i/o电路的工作频率，由此，不仅能够更精确的对半导体芯片进行测试；还能够通过调节测试信号的频率，以对半导体芯片进行更灵活的测试。
27.相应的，本发明实施例还提供了一种半导体芯片的htol测试方法，用于对上述任意一实施例提供的半导体芯片进行测试。参考图4所示，为本发明实施例提供的一种半导体芯片的htol测试方法的流程图，其中，htol测试方法包括：s11、选定待测i/o电路。
28.在所述多个i/o电路中选定第一待测i/o电路，其中，第一待测i/o电路可以为彼此相邻的i/o电路，或者可以为相间隔的i/o电路，对此本发明不做具体限制。
29.s12、划分待测电路组。
30.将所述第一待测i/o电路按顺序依次划分为第一个第一待测电路组至第h个第一待测电路组，所述第一个第一待测电路组至第h-1个第一待测电路组中任意一第一待测电路组包括两个所述第一待测i/o电路，且所述第h个第一待测电路组包括一个或两个所述第一待测i/o电路，h为大于1的整数。
31.可以理解的，在多个i/o电路中选定的第一待测i/o电路的数量可以为奇数或偶数，当选定的第一待测i/o电路的数量为奇数时，第h个第一待测电路组则包括一个第一待测i/o电路；而当选定的第一待测i/o电路的数量为偶数时，第h个第一待测电路组则包括两个第一待测i/o电路。
32.s13、在半导体芯片外将待测i/o电路相连。
33.将所述第一待测电路组中两个所述第一待测i/o电路的双向端口电连接，其中，i/o电路的双向端口与半导体芯片中外延的焊盘、引脚等相连；本发明实施例所述的将两个第一待测i/o电路的双向端口电连接，即在半导体芯片之外，通过测试线路等将半导体芯片相应的焊盘、引脚等相连。
34.s14、在htol测试条件下对所述半导体芯片上电。
35.需要说明的是，本发明实施例提供的htol测试条件下的温度、电压等不做具体限制，对此需要根据实际测试进行具体的选取。
36.s15、在半导体芯片内选择连通输出端口和输入端口。
37.按照所述第一待测i/o电路划分第一待测电路组的顺序，所述选择电路将第g个第一待测电路组中后一个所述第一待测i/o电路的输出端口，与第g+1个第一待测电路组中前
一个所述第一待测i/o电路的输入端口相连通，g为小于h的正整数。由此，通过将不同的待测i/o电路的双向端口、输出端口和输入端口，按照上述方式彼此相连通，沿第一待测i/o电路划分第一待测电路组的顺序，形成了自初始的第一待测i/o电路至末端的第一待测i/o电路的信号传输通路，进而在有信号输入时能够完成信号的传输和芯片的测试。
38.s16、所述选择电路选择所述测试信号传输至所述第一待测i/o电路。
39.需要说明的是，本发明实施例所示意的“前一个第一待测i/o电路”和“后一个第一待测i/o电路”，均是在第一个第一待测电路组至第h个待测电路组的顺序方向上进行的前后定义。
40.由上述内容可知，在半导体芯片的htol测试过程中，能够通过选择电路将待测i/o电路之间相连通，以使信号能够在所有待测i/o电路中传输，完成htol测试的过程。并且，在半导体芯片的htol测试过程中，能够通过测试器提供目标频率的测试信号，灵活与半导体芯片的i/o电路工作频率匹配，满足htol测试要求，提高了测试效果。
41.下面结合具体半导体芯片的电路结构对本发明实施例提供的htol测试方法进行更详细的描述。定义所述多个i/o电路为第一个i/o电路至第n个i/o电路，n为大于或等于2的整数；所述选择电路包括：第一个第一多路选择器至第n个第一多路选择器，及第一个第二多路选择器至第m个第二多路选择器，n为偶数时，则m为n/2；及n为奇数时，m为（n+1）/2；其中，第k个第一多路选择器的输出端与第k个i/o电路的输入端口电连接，k为小于或等于n的正整数；第i个第一多路选择器的第一输入端与第（i+1）/2个第二多路选择器的输出端电连接，所述第i个第一多路选择器的第二输入端接入所述功能信号，i为小于或等于n的奇数；第j个第一多路选择器的第一输入端与第j-1个i/o电路的输出端口电连接，第j个第一多路选择器的第二输入端接入所述功能信号，第j个i/o电路的输出端口与第j/2个第二多路选择器的第二输入端及第j/2+1个第二多路选择器的第一输入端电连接，所述第一个第二多路选择器的第一输入端与测试器电连接， j为小于或等于n的偶数。
42.其中，所述htol测试方法包括：在所述第一个i/o电路至第n个i/o电路中选定第一待测i/o电路，所述第一待测i/o电路包括所述第一个i/o电路。 将所述第一待测i/o电路按所述第一个i/o电路至第n个i/o电路的顺序，依次划分为第一个第一待测电路组至第h个第一待测电路组，所述第一个第一待测电路组至第h-1个第一待测电路组中任意一第一待测电路组包括两个所述第一待测i/o电路，且所述第h个第一待测电路组包括一个或两个所述第一待测i/o电路，其中，在所述第一个i/o电路至第n个i/o电路中，第g个第一待测电路组中后一个所述第一待测i/o电路，与第g+1个第一待测电路组中前一个所述第一待测i/o电路相邻。将所述第一待测电路组中两个所述第一待测i/o电路的双向端口电连接。在htol测试条件下对所述半导体芯片上电。控制与所述第一待测i/o电路对应电连接的所述第一多路选择器和所述第二多路选择器选通所述第一输入端，同时，所述第一个第一多路选择器和所述第一个第二多路选择器将所述测试信号传输至所述第一个i/o电路的输入端口。
43.具体参考图5所示，为本发明实施例提供的一种半导体芯片的信号传输示意图，以n为6且六个i/o电路均为第一待测i/o电路为例，对本发明实施例提供的htol测试过程中信号走向（如图5中虚线箭头的信号走向）进行详细的描述；其中，沿第一个i/o电路101至第六个i/o电路106的顺序，第一个i/o电路101和第二个i/o电路102组成为第一个第一待测电路组，第三个i/o电路103和第四个i/o电路104组成为第二个第一待测电路组，及第五个i/o电
路105和第六个i/o电路106组成为第三个第一待测电路组；及包括第一个第一多路选择器211至第六个第一多路选择器216和第一个第二多路选择器221至第三个第二多路选择器223。
44.继续如图5所示，在htol测试条件下对所述半导体芯片上电，测试器300输出目标频率的测试信号，同时，第一多路选择器和第二多路选择器均选通第一输入端；测试信号传输至第一个第二多路选择器221的第一输入端，而后通过第一个第二多路选择器221输出至第一个第一多路选择器211的第一输入端，第一个第一多路选择器211将测试信号传输至第一个i/o电路101的输入端口i。第一个i/o电路101将携带有目标频率的信号通过其双向端口pad输出至第二个i/o电路102的双向端口，第二个i/o电路102将携带有目标频率的信号输出至第二个第二多路选择器222的第一输入端，而后依次类推，直至携带有目标频率的信号被传输至第六个i/o电路106，由此，完成htol条件下的半导体芯片的测试。
45.相应的，本发明实施例还提供了一种半导体芯片的延时测试方法，用于对上述任意一实施例提供的半导体芯片进行测试。参考图6所示，为本发明实施例提供的一种半导体芯片的延时测试方法的流程图，其中，延时测试方法包括：s21、选定待测i/o电路。
46.在所述多个i/o电路中选定第二待测i/o电路，其中，第二待测i/o电路可以为彼此相邻的i/o电路，或者可以为相间隔的i/o电路，对此本发明不做具体限制。
47.s22、划分待测电路组。
48.在所述第二待测i/o电路选定初始的第二待测i/o电路和末端的第二待测i/o电路，沿所述初始的第二待测i/o电路至末端的第二待测i/o电路的方向，将剩余的所述第二待测i/o电路按顺序依次划分为第一个第二待测电路组至第l个第二待测电路组，所述第一个第二待测电路组至第l个第二待测电路组中任意一第二待测电路组包括两个所述第二待测i/o电路，l为大于1的整数。
49.可以理解的，在对半导体芯片进行延时测试时，选定的第二待测i/o电路的数量为偶数，去除初始的第二待测i/o电路和末端的第二待测i/o电路的两个电路后，剩余偶数个第二待测i/o电路划分为l个第二待测电路组，满足每个第二待测电路组中包括两个第二待测i/o电路的规律。
50.s23、在半导体芯片外将待测i/o电路相连。
51.将所述第二待测电路组中两个所述第二待测i/o电路的双向端口电连接，其中，i/o电路的双向端口与半导体芯片中外延的焊盘、引脚等相连；本发明实施例所述的将两个第一待测i/o电路的双向端口电连接，即在半导体芯片之外，通过测试线路等将半导体芯片相应的焊盘、引脚等相连。
52.s24、对所述半导体芯片上电。
53.需要说明的是，本发明实施例提供的延迟测试是在正常的温度、电压等参数条件下进行的，本发明对于延时测试的温度和电压等参数具体数值不做限制，对此需要根据实际测试进行具体的选取。
54.s25、在半导体芯片内选择连通输出端口和输入端口。
55.按照所述第二待测i/o电路划分第二待测电路组的顺序，所述选择电路将所述初始的第二待测i/o电路的输出端口与第一个第二待测电路组中前一个所述第二待测i/o电
路的输入端口相连通，将第t个第二待测电路组中后一个所述第二待测i/o电路的输出端口与第t+1个第二待测电路组中前一个所述第二待测i/o电路的输入端口相连通，及将第l个第二待测电路组中后一个所述第二待测i/o电路的输出端口与所述末端的第二待测i/o电路的输入端口相连通，t为小于l的正整数。由此，通过将不同的待测i/o电路的双向端口、输出端口和输入端口，按照上述方式彼此相连通，沿第二待测i/o电路划分第二待测电路组的顺序，形成了自初始的第二待测i/o电路至末端的第二待测i/o电路的信号传输通路，进而在有信号输入时能够完成信号的传输和芯片的测试。
56.s26、对所述初始的第二待测i/o电路的双向端口输入延时测试信号，及自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号。
57.可以理解的，通过末端的第二待测i/o电路的双向端口接收反馈延时测试信号后，通过将延时测试信号和反馈延时测试信号进行对比分析，进而判断半导体芯片的i/o电路的退化是否满足要求。
58.在本发明一实施例中，本发明提供的半导体芯片的延时测试可以采用ate（automatic test equipment，自动测试设备）进行测试，即通过ate对测试结构输入延时测试信号，且通过ate接收反馈延时测试信号后，对延时测试信号和反馈延时测试信号进行对比分析，判断半导体芯片的i/o电路的退化是否满足要求。
59.本发明实施例提供的半导体芯片的延时测试方法，不仅可以沿第二待测i/o电路划分第二待测电路组的顺序进行延时测试信号的传输测试，还可以在上述测试基础上，沿第二待测i/o电路划分第二待测电路组的相反顺序，进一步的进行延时测试信号的传输测试，提高延时测试的测试效果。即自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号之后，延时测试方法还包括：按照所述第二待测i/o电路划分第二待测电路组的相反的顺序，所述选择电路将所述末端的第二待测i/o电路的输出端口与第l个第二待测电路组中后一个所述第二待测i/o电路的输入端口相连通，将第t+1个第二待测电路组中前一个所述第二待测i/o电路的输出端口与第t个第二待测电路组中后一个所述第二待测i/o电路的输入端口相连通，及将第一个第二待测电路组中前一个所述第二待测i/o电路的输出端口与所述初始的第二待测i/o电路的输入端口相连通；对所述末端的第二待测i/o电路的双向端口输入延时测试信号，及自所述初始的第二待测i/o电路的双向端口接收反馈延时测试信号。
60.需要说明的是，本发明实施例所示意的“前一个第二待测i/o电路”和“后一个第二待测i/o电路”，均是在第一个第二待测电路组至第l个待测电路组的顺序方向上进行的前后定义。
61.下面结合具体半导体芯片的电路结构对本发明实施例提供的延时测试方法进行更详细的描述。定义所述多个i/o电路为第一个i/o电路至第n个i/o电路，n为大于或等于2的整数；所述选择电路包括：第一个第一多路选择器至第n个第一多路选择器，及第一个第二多路选择器至第m个第二多路选择器，n为偶数时，则m为n/2；及n为奇数时，m为（n+1）/2；其中，第k个第一多路选择器的输出端与第k个i/o电路的输入端口电连接，k为小于或等于n的正整数；第i个第一多路选择器的第一输入端与第（i+1）/2个第二多路选择器的输出端电连接，所述第i个第一多路选择器的第二输入端接入所述功能信号，i为小于或等于n的奇数；第j个第一多路选择器的第一输入端与第j-1个i/o电路的输出端口电连接，第j个第一
多路选择器的第二输入端接入所述功能信号，第j个i/o电路的输出端口与第j/2个第二多路选择器的第二输入端及第j/2+1个第二多路选择器的第一输入端电连接，所述第一个第二多路选择器的第一输入端与测试器电连接， j为小于或等于n的偶数。
62.其中，所述延时测试方法包括：在所述第一个i/o电路至第n个i/o电路中选定第二待测i/o电路； 沿所述第一个i/o电路至第n个i/o电路的顺序，在所述第二待测i/o电路选定初始的第二待测i/o电路和末端的第二待测i/o电路，将剩余的所述第二待测i/o电路按顺序依次划分为第一个第二待测电路组至第l个第二待测电路组，所述第一个第二待测电路组至第l个第二待测电路组中任意一第二待测电路组包括两个所述第二待测i/o电路；其中，在所述第一个i/o电路至第n个i/o电路中，所述第一个第二待测电路组中前一个所述第二待测i/o电路与所述初始的第二待测i/o电路相邻，所述第l个第二待测电路组中后一个所述第二待测i/o电路与所述末端的第二待测i/o电路相邻，及第t个第二待测电路组中后一个所述第二待测i/o电路，与第t+1个第二待测电路组中前一个所述第二待测i/o电路相邻；将所述第二待测电路组中两个所述第二待测i/o电路的双向端口电连接；对所述半导体芯片上电；控制与所述第二待测i/o电路对应电连接的所述第一多路选择器和/或所述第二多路选择器选通所述第一输入端；对所述初始的第二待测i/o电路的双向端口输入延时测试信号，及自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号。
63.需要说明的是，当初始的第二待测i/o电路为奇数的i/o电路时，则仅需要控制与第二待测i/o电路对应的第一多路选择器选通所述第一输入端即可；或者当初始的第二待测i/o电路为偶数的i/o电路时，则需要控制与第二待测i/o电路对应的第一多路选择器和第二多路选择的器均选通所述第一输入端。
64.具体参考图7所示，为本发明实施例提供的另一种半导体芯片的信号传输示意图，以n为6且六个i/o电路均为第二待测i/o电路为例，对本发明实施例提供的延时测试过程中信号走向（如图7中虚线箭头的信号走向）进行详细的描述；其中，沿第一个i/o电路101至第六个i/o电路106的顺序，第一个i/o电路101为初始的第二待测i/o电路，第二个i/o电路102和第三个i/o电路103组成为第一个第二待测电路组，第四个i/o电路104和第五个i/o电路105组成为第二个第二待测电路组，及第六个i/o电路106为末端的第二待测i/o电路；及包括第一个第一多路选择器211至第六个第一多路选择器216和第一个第二多路选择器221至第三个第二多路选择器223。
65.继续如图7所示，在延时测试过程中对半导体芯片上电，与第二待测i/o电路对应的第一多路选择器选通第一输入端；测试设备将延时测试信号传输至第一个i/o电路101的双向端口pad，而后信号自第一个i/o电路101的输出端口c传输至第二个第一多路选择器212的第一输入端，第一个第一多路选择器211将信号输出至第二个i/o电路102的输入端口i，第二个i/o电路102的双向端口pad输出信号至第三个i/o电路103的双向端口pad，而后第三个i/o电路103的输出端口c输出信号至第四个第一多路选择器214的第一输入端，而后以此类推，直至信号传输至第六个第一多路选择器216的第一输入端，第六个第一多路选择器216将信号输出至第六个i/o电路106的输入端口i，且第六个i/o电路106将反馈延时测试信号自其双向端口pad输出，进而通过对延时测试信号和反馈延时测试信号的判断，完成半导体芯片的延时测试。
66.进一步的，本发明实施例提供的延时测试还可以进行自末端的第二待测i/o电路
至初始的第二待测i/o电路的方向上的测试，即，在所述第一个i/o电路至第n个i/o电路中，所述末端的第二待测i/o电路为偶数的i/o电路，且任意一所述第二待测电路组中包括的两个所述第二待测i/o电路中之一者为偶数的i/o电路，另一者为奇数的i/o电路，其中，自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号之后，延时测试方法还包括：控制与所述第二待测i/o电路对应的所述第一多路选择器选通第一输入端，及控制与所述第二待测i/o电路对应的所述第二多路选择器选通第二输入端；对所述末端的第二待测i/o电路的双向端口输入延时测试信号，及自所述初始的第二待测i/o电路的双向端口接收反馈延时测试信号。具体如图8所示，为本发明实施例提供的又一种半导体芯片的信号传输示意图，图8所示半导体芯片的电路结构与图7相同，故而不做多余赘述；不同之处在于，图8所示延时测试过程中信号走向（如图8中虚线箭头的信号走向）与图7所示走向相反。
67.继续如图8所示，在延时测试过程中对半导体芯片上电，与第二待测i/o电路对应的第一多路选择器选通第一输入端，及与第二待测i/o电路对应的第二多路选择器选通第二输入端；测试设备将延时测试信号传输至第六个i/o电路106的双向端口pad，而后信号自第六个i/o电路106的输出端口c传输至第三个第二多路选择器223的第二输入端，第三个第二多路选择器223将信号输出至第五个第一多路选择器215的第一输入端，第五个第一多路选择器215将信号输出至第五个i/o电路105的输入端口i，第五个i/o电路105的双向端口pad输出信号至第四个i/o电路104的双向端口pad，而后第四个i/o电路104的输出端口c输出信号至第二个第二多路选择器222的第二输入端，而后以此类推，直至第一个i/o电路101将反馈延时测试信号自其双向端口pad输出，进而通过对延时测试信号和反馈延时测试信号的判断，完成半导体芯片的双向的延时测试。
68.相应的，本发明实施例还提供了一种半导体芯片的整体测试方法。如图9所示，为本发明实施例提供的一种半导体芯片的整体测试方法的流程图，其中，所述整体测试方法包括：s31、对半导体芯片进行延时测试。
69.按照上述任意一实施例提供的延时测试方法对所述半导体芯片进行延时测试。
70.s32、对半导体芯片进行htol测试。
71.按照上述任意一实施例提供的htol测试方法对所述半导体芯片进行htol测试。
72.s33、再次对半导体芯片进行延时测试。
73.在htol测试后，再次按照上述任意一实施例提供的延时测试方法对所述半导体芯片进行测试。
74.可以理解的，本发明实施例提供的整体测试方法，在对半导体芯片进行htol测试的前后，均对半导体芯片进行延时测试，进而能够比较htol测试的前后的延时测试数据，不仅能够进一步提高延时测试效果，还能够避免延时测试不准确而导致htol测试结构不准确的情况出现。
75.本发明实施例提供了一种半导体芯片及其htol、延时和整体测试方法，半导体芯片包括有选择电路和测试器，在半导体芯片的测试过程中，能够通过选择电路将待测i/o电路之间相连通，以使信号能够在所有待测i/o电路中传输，完成htol测试、延时测试和整体测试的过程。并且，在半导体芯片的htol测试过程中，能够通过测试器提供目标频率的测试信号，灵活与半导体芯片的i/o电路工作频率匹配，满足htol测试要求。并且，本发明实施例
提供的半导体芯片的测试，能够选取所有i/o电路为待测i/o电路达到一次性测试所有i/o电路的目的，或者选取部分i/o电路为待测i/o电路达到分部分测试i/o电路的目的，以对半导体芯片进行更好的测试，提高了测试效果。
76.在本发明的描述中，需要理解的是，如出现术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
77.此外，如出现术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
78.在本发明中，除非另有明确的规定和限定，如出现术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或彼此可通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
79.在本发明中，除非另有明确的规定和限定，第一特征在第二特征
ꢀ“
上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
80.在本发明中，如出现术语“一个实施例”、“一些实施例”、
ꢀ“
示例”、“具体示例”、或“一些示例”等意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
81.尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

技术特征：
1.一种半导体芯片，其特征在于，包括：多个i/o电路，所述i/o电路包括输入端口、输出端口和双向端口，所述i/o电路的输入端口接入信号时，则所述i/o电路的双向端口输出信号；及所述i/o电路的双向端口接入信号时，则所述i/o电路的输出端口输出信号；及，选择电路，所述选择电路的输出侧与所述i/o电路电连接，所述选择电路的输入侧接入功能信号且与测试器电连接，所述测试器用于输出目标频率的测试信号；所述选择电路用于选择控制至少部分所述i/o电路中，前一个所述i/o电路的输出端口与后一个所述i/o电路的输入端口相连通；及，所述选择电路还用于选择所述测试信号或所述功能信号传输至所述i/o电路。2.根据权利要求1所述的半导体芯片，其特征在于，定义所述多个i/o电路为第一个i/o电路至第n个i/o电路，n为大于或等于2的整数；所述选择电路包括：第一个第一多路选择器至第n个第一多路选择器，及第一个第二多路选择器至第m个第二多路选择器，n为偶数时，则m为n/2；及n为奇数时，m为（n+1）/2；其中，第k个第一多路选择器的输出端与第k个i/o电路的输入端口电连接，k为小于或等于n的正整数；第i个第一多路选择器的第一输入端与第（i+1）/2个第二多路选择器的输出端电连接，所述第i个第一多路选择器的第二输入端接入所述功能信号，i为小于或等于n的奇数；第j个第一多路选择器的第一输入端与第j-1个i/o电路的输出端口电连接，第j个第一多路选择器的第二输入端接入所述功能信号，第j个i/o电路的输出端口与第j/2个第二多路选择器的第二输入端及第j/2+1个第二多路选择器的第一输入端电连接，所述第一个第二多路选择器的第一输入端与测试器电连接， j为小于或等于n的偶数。3.根据权利要求1所述的半导体芯片，其特征在于，所述测试信号的目标频率固定，且所述目标频率与所述i/o电路的工作频率相同；或者，所述测试信号的目标频率可调，且所述目标频率的可调范围中包括所述i/o电路的工作频率。4.一种半导体芯片的htol测试方法，其特征在于，用于对权利要求1-3任意一项所述的半导体芯片进行测试，htol测试方法包括：在所述多个i/o电路中选定第一待测i/o电路；将所述第一待测i/o电路按顺序依次划分为第一个第一待测电路组至第h个第一待测电路组，所述第一个第一待测电路组至第h-1个第一待测电路组中任意一第一待测电路组包括两个所述第一待测i/o电路，且所述第h个第一待测电路组包括一个或两个所述第一待测i/o电路，h为大于1的整数；将所述第一待测电路组中两个所述第一待测i/o电路的双向端口电连接；在htol测试条件下对所述半导体芯片上电；按照所述第一待测i/o电路划分第一待测电路组的顺序，所述选择电路将第g个第一待测电路组中后一个所述第一待测i/o电路的输出端口，与第g+1个第一待测电路组中前一个所述第一待测i/o电路的输入端口相连通，g为小于h的正整数；所述选择电路选择所述测试信号传输至所述第一待测i/o电路。5.根据权利要求4所述的半导体芯片的htol测试方法，其特征在于，定义所述多个i/o
电路为第一个i/o电路至第n个i/o电路，n为大于或等于2的整数；所述选择电路包括：第一个第一多路选择器至第n个第一多路选择器，及第一个第二多路选择器至第m个第二多路选择器，n为偶数时，则m为n/2；及n为奇数时，m为（n+1）/2；其中，第k个第一多路选择器的输出端与第k个i/o电路的输入端口电连接，k为小于或等于n的正整数；第i个第一多路选择器的第一输入端与第（i+1）/2个第二多路选择器的输出端电连接，所述第i个第一多路选择器的第二输入端接入所述功能信号，i为小于或等于n的奇数；第j个第一多路选择器的第一输入端与第j-1个i/o电路的输出端口电连接，第j个第一多路选择器的第二输入端接入所述功能信号，第j个i/o电路的输出端口与第j/2个第二多路选择器的第二输入端及第j/2+1个第二多路选择器的第一输入端电连接，所述第一个第二多路选择器的第一输入端与测试器电连接， j为小于或等于n的偶数；其中，所述htol测试方法包括：在所述第一个i/o电路至第n个i/o电路中选定第一待测i/o电路，所述第一待测i/o电路包括所述第一个i/o电路；将所述第一待测i/o电路按所述第一个i/o电路至第n个i/o电路的顺序，依次划分为第一个第一待测电路组至第h个第一待测电路组，所述第一个第一待测电路组至第h-1个第一待测电路组中任意一第一待测电路组包括两个所述第一待测i/o电路，且所述第h个第一待测电路组包括一个或两个所述第一待测i/o电路；其中，在所述第一个i/o电路至第n个i/o电路中，第g个第一待测电路组中后一个所述第一待测i/o电路，与第g+1个第一待测电路组中前一个所述第一待测i/o电路相邻；将所述第一待测电路组中两个所述第一待测i/o电路的双向端口电连接；在htol测试条件下对所述半导体芯片上电；控制与所述第一待测i/o电路对应电连接的所述第一多路选择器和所述第二多路选择器选通第一输入端，同时，所述第一个第一多路选择器和所述第一个第二多路选择器将所述测试信号传输至所述第一个i/o电路的输入端口。6.一种半导体芯片的延时测试方法，其特征在于，用于对权利要求1-3任意一项所述的半导体芯片进行测试，延时测试方法包括：在所述多个i/o电路中选定第二待测i/o电路；在所述第二待测i/o电路选定初始的第二待测i/o电路和末端的第二待测i/o电路，沿所述初始的第二待测i/o电路至末端的第二待测i/o电路的方向，将剩余的所述第二待测i/o电路按顺序依次划分为第一个第二待测电路组至第l个第二待测电路组，所述第一个第二待测电路组至第l个第二待测电路组中任意一第二待测电路组包括两个所述第二待测i/o电路，l为大于1的整数；将所述第二待测电路组中两个所述第二待测i/o电路的双向端口电连接；对所述半导体芯片上电；按照所述第二待测i/o电路划分第二待测电路组的顺序，所述选择电路将所述初始的第二待测i/o电路的输出端口与第一个第二待测电路组中前一个所述第二待测i/o电路的输入端口相连通，将第t个第二待测电路组中后一个所述第二待测i/o电路的输出端口与第t+1个第二待测电路组中前一个所述第二待测i/o电路的输入端口相连通，及将第l个第二
待测电路组中后一个所述第二待测i/o电路的输出端口与所述末端的第二待测i/o电路的输入端口相连通，t为小于l的正整数；对所述初始的第二待测i/o电路的双向端口输入延时测试信号，及自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号。7.根据权利要求6所述的半导体芯片的延时测试方法，其特征在于，自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号之后，所述延时测试方法还包括：按照所述第二待测i/o电路划分第二待测电路组的相反的顺序，所述选择电路将所述末端的第二待测i/o电路的输出端口与第l个第二待测电路组中后一个所述第二待测i/o电路的输入端口相连通，将第t+1个第二待测电路组中前一个所述第二待测i/o电路的输出端口与第t个第二待测电路组中后一个所述第二待测i/o电路的输入端口相连通，及将第一个第二待测电路组中前一个所述第二待测i/o电路的输出端口与所述初始的第二待测i/o电路的输入端口相连通；对所述末端的第二待测i/o电路的双向端口输入延时测试信号，及自所述初始的第二待测i/o电路的双向端口接收反馈延时测试信号。8.根据权利要求6所述的半导体芯片的延时测试方法，其特征在于，定义所述多个i/o电路为第一个i/o电路至第n个i/o电路，n为大于或等于2的整数；所述选择电路包括：第一个第一多路选择器至第n个第一多路选择器，及第一个第二多路选择器至第m个第二多路选择器，n为偶数时，则m为n/2；及n为奇数时，m为（n+1）/2；其中，第k个第一多路选择器的输出端与第k个i/o电路的输入端口电连接，k为小于或等于n的正整数；第i个第一多路选择器的第一输入端与第（i+1）/2个第二多路选择器的输出端电连接，所述第i个第一多路选择器的第二输入端接入所述功能信号，i为小于或等于n的奇数；第j个第一多路选择器的第一输入端与第j-1个i/o电路的输出端口电连接，第j个第一多路选择器的第二输入端接入所述功能信号，第j个i/o电路的输出端口与第j/2个第二多路选择器的第二输入端及第j/2+1个第二多路选择器的第一输入端电连接，所述第一个第二多路选择器的第一输入端与测试器电连接， j为小于或等于n的偶数；其中，所述延时测试方法包括：在所述第一个i/o电路至第n个i/o电路中选定第二待测i/o电路；沿所述第一个i/o电路至第n个i/o电路的顺序，在所述第二待测i/o电路选定初始的第二待测i/o电路和末端的第二待测i/o电路，将剩余的所述第二待测i/o电路按顺序依次划分为第一个第二待测电路组至第l个第二待测电路组，所述第一个第二待测电路组至第l个第二待测电路组中任意一第二待测电路组包括两个所述第二待测i/o电路；其中，在所述第一个i/o电路至第n个i/o电路中，所述第一个第二待测电路组中前一个所述第二待测i/o电路与所述初始的第二待测i/o电路相邻，所述第l个第二待测电路组中后一个所述第二待测i/o电路与所述末端的第二待测i/o电路相邻，及第t个第二待测电路组中后一个所述第二待测i/o电路，与第t+1个第二待测电路组中前一个所述第二待测i/o电路相邻；将所述第二待测电路组中两个所述第二待测i/o电路的双向端口电连接；对所述半导体芯片上电；控制与所述第二待测i/o电路对应电连接的所述第一多路选择器和/或所述第二多路
选择器选通第一输入端；对所述初始的第二待测i/o电路的双向端口输入延时测试信号，及自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号。9.根据权利要求8所述的半导体芯片的延时测试方法，其特征在于，在所述第一个i/o电路至第n个i/o电路中，所述末端的第二待测i/o电路为偶数的i/o电路，且任意一所述第二待测电路组中包括的两个所述第二待测i/o电路中之一者为偶数的i/o电路，另一者为奇数的i/o电路，其中，自所述末端的第二待测i/o电路的双向端口接收反馈延时测试信号之后，延时测试方法还包括：控制与所述第二待测i/o电路对应的所述第一多路选择器选通第一输入端，及控制与所述第二待测i/o电路对应的所述第二多路选择器选通第二输入端；对所述末端的第二待测i/o电路的双向端口输入延时测试信号，及自所述初始的第二待测i/o电路的双向端口接收反馈延时测试信号。10.一种半导体芯片的整体测试方法，其特征在于，所述整体测试方法包括：按照权利要求6-9任意一项所述的延时测试方法对所述半导体芯片进行延时测试；按照权利要求4或5所述的htol测试方法对所述半导体芯片进行htol测试；在htol测试后，再次按照权利要求6-9任意一项所述的延时测试方法对所述半导体芯片进行测试。

技术总结
本发明提供了一种半导体芯片及其HTOL、延时和整体测试方法，在半导体芯片的测试过程中，能够通过选择电路将待测I/O电路之间相连通，以使信号能够在所有待测I/O电路中传输，完成HTOL测试、延时测试和整体测试的过程。并且，在半导体芯片的HTOL测试过程中，能够通过测试器提供目标频率的测试信号，灵活与半导体芯片的I/O电路工作频率匹配，满足HTOL测试要求。并且，本发明提供的半导体芯片的测试，能够选取所有I/O电路为待测I/O电路达到一次性测试所有I/O电路的目的，或者选取部分I/O电路为待测I/O电路达到分部分测试I/O电路的目的，以对半导体芯片进行更好的测试，提高了测试效果。提高了测试效果。提高了测试效果。


技术研发人员：王涛
受保护的技术使用者：深圳中安辰鸿技术有限公司
技术研发日：2023.06.14
技术公布日：2023/7/22