CMOS图像传感器的列总线信号自适应加速电路

cmos图像传感器的列总线信号自适应加速电路
技术领域
1.本发明属于图像信号处理技术领域，涉及一种cmos图像传感器的列总线信号自适应加速电路。


背景技术：

2.图像传感器是相机的重要组成部分，目前常用的图像传感器主要分为cmos图像传感器(cis)和ccd图像传感器。由于cmos图像传感器具有低功耗和高帧率等特点，获得了大量的关注。在航空测绘、天文观测等应用领域需要高分辨率的cmos图像传感器来获取更加清晰的物体细节。在二维cmos图像传感器中，高分辨率意味着较大的像素阵列和较大的芯片面积。超大像素阵列的超长列总线由于寄生效应引入了较大的寄生电阻与寄生电容。列总线上的超大寄生就会导致列总线上的信号的建立速度过慢问题，严重影响了cis的帧率。尤其是尾电流源对寄生电容的放电电流限制，更加拖慢了积分信号的建立速度。为了解决这一问题，目前已经提出了一种基于电流增强技术的列总线加速建立方法，但是该方法由于正反馈机制的作用使系统具有不稳定性，并且对运算放大器的瞬态优值参数要求较高。


技术实现要素：

3.本发明的目的是提供一种cmos图像传感器的列总线信号自适应加速电路，解决了由于金属走线的寄生效应所引起的像素列总线信号建立过慢的问题。
4.本发明所采用的技术方案是，cmos图像传感器的列总线信号自适应加速电路，包括采样电容cs，采样电容cs的上极板接列总线，采样电容cs的下极板接采样电阻rs和比较器comp的反相输入端，采样电阻rs的下端接参考电压v
ref
，比较器comp的同相端接v
ref-v
os
，比较器comp的输出接尾电流控制信号disc。
5.本发明的特点还在于：
6.采样电容cs和采样电阻rs构成采样电路。
7.当像素输出复位电压时，像素中的源随器对寄生电容c
p
和采样电容cs同时进行充电，采样电容cs采样到的电流流经rs形成采样电压vs，该vs高于v
ref
，则比较器输出0，用于放电的尾电流源不工作。
8.当像素输出积分信号时，列线信号v
out
下降，采样电容cs上的采样电流由下极板向上极板流动，导致vs电压低于v
ref-v
os
，比较器输出端disc输出逻辑1，用于对寄生电容加速放电的i
col1
电流源开始工作，寄生电容以高于i
col
的电流大小进行快速放电，加速列线信号的建立速度。
9.当v
out
信号稳定时，没有电流流过采样电容cs，vs信号为v
ref
且高于v
ref-v
os
，此时比较器输出端disc输出逻辑0，切断i
col1
的放电通路，加速放电过程完成。
10.本发明的有益效果如下：
11.1.本发明提出的电路能够加速列线积分信号的建立过程，提高读出电路的采样频率，进而提高cis的帧率。可应用于所有常见的3t、4t、5t等有源像素构成的超大阵列cis的
高速读出过程。
12.2.本发明提出的大阵列cmos图像传感器列总线信号加速建立方法，电路原理及结构简单，可在列线输出积分信号时自适应工作，可靠性高，误差小，不影响列级读出电路的一致性，提高cmos图像传感器帧率及成像质量。
附图说明
13.图1本发明cmos图像传感器的列总线信号自适应加速电路的结构示意图；
14.图2为本发明cmos图像传感器的列总线信号自适应加速电路的应用环境电路图；
15.图3为发明cmos图像传感器的列总线信号自适应加速电路的工作时序图。
具体实施方式
16.下面结合附图和具体实施方式对本发明进行详细说明。
17.本发明cmos图像传感器的列总线信号自适应加速电路，如图1所示，包括采样电容cs和采样电阻rs构成的采样电路，比较器comp、提供额外放电通路的尾电流源i
col1
，基本电流源i
col
。
18.采样电容cs上极板接列总线，采样电容cs下极板接采样电路rs和比较器comp的反相输入端，采样电阻rs的下端接参考电压v
ref
，比较器comp的同相端接v
ref-v
os
，比较器comp的输出接尾电流控制信号disc，v
os
为比较器comp的失调电压。
19.当像素输出复位电压时，像素中的源随器对寄生电容c
p
和采样电容cs同时进行充电，cs采样到的电流流经rs形成采样电压vs，该vs高于v
ref
，则比较器输出0，用于进行额外放电的尾电流源i
col1
不工作。
20.当像素输出积分信号时，列线信号v
out
下降，采样电容cs上的采样电流由下极板向上极板流动，导致vs电压低于v
ref-v
os
，比较器输出端disc输出逻辑1，则用于对寄生电容加速放电的i
col1
电流源导通并开始工作，寄生电容以数倍(根据帧率的需求而定，倍数越高，信号建立速度越快。)于i
col
的电流大小进行快速放电，加速列线信号的建立速度。当v
out
信号稳定时，没有电流流过cs，因此vs信号为v
ref
且高于v
ref-v
os
，此时比较器输出端disc输出逻辑0，切断i
col1
的放电通路，节省功耗。加速放电过程完成。
21.图2中8t像素结构是广泛应用的标准结构，r
p
和c
p
是模拟列总线由于寄生效应所引入的寄生电阻和寄生电容。像素尾电流偏置电路为尾电流源i
col
提供偏置电压。
22.本发明cmos图像传感器的列总线信号自适应加速电路的工作原理为：结合图2列总线信号自适应加速建立技术的实际工作环境，在该环境下的工作时序如图3所示(以标准8t像素为例)。当像素中的s2为0，行选信号rs为1时，像素输出复位电压，像素中的源随器对寄生电容c
p
和采样电容cs同时进行充电，cs采样到的电流流经rs形成采样电压vs，该vs高于v
ref
，则比较器输出端disc输出逻辑0，用于额外放电的尾电流源i
col1
不工作。
23.当像素中的s2和rs同时为1时，像素输出积分信号。此时列线信号v
out
下降，采样电容cs上的采样电流由下极板向上极板流动，则vs电压低于v
ref-v
os
，比较器输出端disc输出逻辑1，则用于对寄生电容加速放电的i
col1
电流源开始工作，寄生电容以数倍(根据帧率的需求而定，倍数越高，信号建立速度越快。)于i
col
的电流大小进行快速放电，加速列线信号的建立速度。当v
out
信号稳定时，没有电流流过cs，因此vs信号为v
ref
且高于v
ref-v
os
，此时比
较器输出端disc输出逻辑0，切断i
col1
的放电通路，节省功耗。加速放电过程完成。
24.通过上述方式，可大幅提高列总线信号的建立速度提高帧率，并且不影响像素输出的精度，并且有利于提高相关双采样技术对固有模式噪声的消除效果，因此有利于提高cmos图像传感器的成像质量。
25.本发明cmos图像传感器的列总线信号自适应加速电路的特点为：电路结构简单可靠，易设计实现。只在列线输出积分信号建立过程中工作，并且可实现自适应工作，不会引入较大的额外功耗。加速电路和其他读出电路一样同为列级电路，不会影响cis的读出电路的一致性。

技术特征：
1.cmos图像传感器的列总线信号自适应加速电路，其特征在于，包括采样电容c
s
，采样电容c
s
的上极板接列总线，采样电容c
s
的下极板接采样电阻r
s
和比较器comp的反相输入端，采样电阻r
s
的下端接参考电压v
ref
，比较器comp的同相端接v
ref-v
os
，比较器comp的输出接尾电流控制信号disc。2.根据权利要求1所述的cmos图像传感器的列总线信号自适应加速电路，其特征在于，所述采样电容c
s
和采样电阻r
s
构成采样电路。3.根据权利要求1所述的cmos图像传感器的列总线信号自适应加速电路，其特征在于，当像素输出复位电压时，像素中的源随器对寄生电容c
p
和采样电容c
s
同时进行充电，采样电容c
s
采样到的电流流经r
s
形成采样电压v
s
，该v
s
高于v
ref
，则比较器输出0，用于放电的尾电流源不工作。4.根据权利要求3所述的cmos图像传感器的列总线信号自适应加速电路，其特征在于，当像素输出积分信号时，列线信号v
out
下降，采样电容c
s
上的采样电流由下极板向上极板流动，导致v
s
电压低于v
ref-v
os
，比较器输出端disc输出逻辑1，用于对寄生电容加速放电的i
col1
电流源开始工作，寄生电容以高于i
col
的电流大小进行快速放电，加速列线信号的建立速度。5.根据权利要求4所述的cmos图像传感器的列总线信号自适应加速电路，其特征在于，当v
out
信号稳定时，没有电流流过采样电容c
s
，v
s
信号为v
ref
且高于v
ref-v
os
，此时比较器输出端disc输出逻辑0，切断i
col1
的放电通路，加速放电过程完成。

技术总结
本发明公开了一种CMOS图像传感器的列总线信号自适应加速电路，包括采样电容C


技术研发人员：郭仲杰 程新齐 许睿明 刘绥阳 王彬
受保护的技术使用者：西安理工大学
技术研发日：2023.04.23
技术公布日：2023/7/22