减轻毛刺的时间交织电路的制作方法

1.本公开涉及一种时间交织电路，并且具体地，涉及一种减轻其输出数据中的毛刺的时间交织电路。


背景技术：

2.时间交织器通常使用相对于彼此同步的时钟信号进行操作。时钟信号的时序未对准导致在时间交织器的输出数据中引入毛刺。毛刺可能在输出数据中显现为向不同状态的短暂转换。转换的持续时间可能短于输出数据以之计时的时钟信号的持续时间。例如，持续时间可能是时钟信号持续时间的十分之一或五分之一。


技术实现要素：

3.本公开提供一种减轻毛刺的时间交织电路。该时间交织电路包括两个加载级，每个加载级将数据序列化并且输出序列化数据。使用互补时钟信号或相位彼此分开的时钟信号来操作两个加载级。时间交织电路包括输出级，其进一步序列化由两个加载级输出的数据。输出级停止使用时钟信号或选择信号来序列化数据。
4.输出级利用加载级的数据非同时改变状态这一事实来序列化加载级的数据。加载级的时钟信号被分相，并且相应地，加载级的数据的状态改变也被分相。当由加载级提供的数据之一改变状态时，输出级改变其输出数据。
5.输出级包括互斥析取逻辑。当第二加载级的状态为逻辑0时，互斥析取逻辑缓冲第一加载级的数据，并且当第二加载级的状态为逻辑1时，互斥析取逻辑反转第一加载级的数据。为了中和或逆转该反转，每个加载级包括互斥析取逻辑，互斥析取逻辑对该级的数据进行预反转或预缓冲操作。因此，数据反转两次或者被缓冲两次，并且数据的状态保持不变。
附图说明
6.图1示出了时间交织电路。
7.图2示出了参考图1描述的时间交织电路的时序图。
8.图3示出了根据一个实施例的时间交织电路。
9.图4示出了参考图3描述的时间交织电路的时序图。
10.图5示出了根据一个实施例的包括三个加载级的时间交织电路。
11.图6示出了参考图5描述的时间交织电路的时序图。
12.图7示出了根据一个实施例的级联的时间交织电路。
具体实施方式
13.图1示出了时间交织电路100。时间交织电路100包括第一和第二并行到串行加载级102a、102b和输出多路复用器104。输出多路复用器104具有分别被耦合到第一和第二级102a、102b的输出的第一和第二输入。输出多路复用器104具有输出，时间交织电路100通过
该输出来提供输出数据(dout)。输出多路复用器104具有选择输入，输出多路复用器104通过该选择输入来接收输出选择信号(sel)。输出选择信号(sel)指示输出多路复用器104是要输出通过第一输入接收的数据还是通过第二输入接收的数据。
14.第一和第二加载级102a、102b在时钟信号的不同相位处进行操作。每个加载级102具有分别被耦合到多条数据线的多个输入。例如，多条数据线可以各自被耦合到向总线(诸如移动工业处理器接口(mipi)i3c或sensewire总线)供应数据的相应设备。时间交织电路100可以通过多条数据线从设备接收多个数据，并且为总线提供输出数据(dout)。加载级102通过多个输入并行地接收数据，并且将该数据序列化，并且将该数据输出到输出多路复用器104。具体地，第一加载级102a序列化多条第一数据线d0、d2、d4、d6的数据。
15.第二加载级102b序列化多条第二数据线d1、d3、d5、d7的数据。
16.第一加载级102a包括多个触发器106a、106b、106c、106d。触发器106a、106b、106c、106d可以各自是任何锁存器、边沿触发位存储设备或电平触发位存储设备。多个触发器106a、106b、106c、106d包括最后一个触发器106a、一个或多个中间触发器106b、106c和第一触发器106d。尽管在每个加载级102a、102b中示出了四个触发器，但是一个级可以使用任何数目的触发器。然而，要注意的是，关于加载级102a、102b，使用了不止一个触发器来序列化数据。如果加载级102a、102b具有一个触发器，则电路100对数据进行序列化通过输出多路复用器104来执行。
17.第一加载级102a包括多个多路复用器108a、108b、108c，这些多路复用器分别与多个触发器中的最后一个触发器106a和一个或多个中间触发器106b、106c相关联。由于在第一触发器106d处不执行数据线之间的选择这一事实，第一触发器106d不与对应的多路复用器相关联。
18.第一触发器106d具有被耦合到相应数据线的数据输入、被配置为接收时钟信号(clk)的时钟输入、被配置为接收用于重置第一触发器106d的重置信号的重置输入以及被配置为输出数据信号的输出。每个多路复用器108a、108b、108c具有被耦合到串行链中的前一个触发器的输出的第一输入、被配置为接收多路复用器108a、108b、108c的相应数据信号的第二输入和被耦合到串行链中的后一个触发器的输出，其中后一个触发器是以下中的一者：最后一个触发器106a和一个或多个中间触发器106b、106c。每个多路复用器108a、108b、108c具有用于接收相应选择信号的选择输入(未示出)。(例如，在时钟信号(clk)的上升沿处)操作多个多路复用器108a、108b、108c的多个选择信号，以使第一加载级102a序列化多条第一数据线d0、d2、d4、d6的数据。
19.一个或多个中间触发器106b、106c各自具有被耦合到对应多路复用器108b、108c的输出的数据输入、被配置为接收时钟信号(clk)的时钟输入、被配置为接收用于重置触发器106b、106c的重置信号的重置输入以及被耦合到串行链中的后一个多路复用器的第一输入的输出。最后一个触发器106a与一个或多个中间触发器106b、106c类似地被配置和耦合。然而，最后一个触发器106a的输出被耦合到输出多路复用器104的第一输入。
20.第二级102b包括多个触发器110a、110b、110c、110d和多个多路复用器112a、112b、112c。第二级102b的触发器110a、110b、110c、110d的结构和耦合类似于第一级102a的触发器106a、106b、106c、106d，并且第二级102b的多路复用器112a、112b、112c的结构和耦合分别类似于第一级102a的多路复用器108a、108b、108c。第二级102b序列化与第一级102a不同
的数据。第二级102b被耦合到第二数据线d1、d3、d5、d7，由此多路复用器112a、112b、112c的第二输入分别被耦合到第二数据线d1、d3、d5。第二级102b的第一触发器106d的数据输入具有被耦合到数据线(d7)的数据输入。
21.第二级102b以与第一级102a不同的时钟相位进行操作。第二级102b以与时钟信号(clk)互补的时钟信号进行操作。互补时钟信号可以从时钟信号(clk)偏移半个时钟周期。第二级102b的触发器110a、110b、110c、110d的时钟输入接收互补时钟信号此外，多路复用器112a、112b、112c的选择信号可以从多路复用器108a、108b、108c的选择信号偏移时钟信号(clk)与互补时钟信号之间的相位差。替代地，第二级102b可以以与第一级102a不同的顺序来序列化数据，并且由第二级102b使用的选择信号可以与由第一级102a使用的选择信号不同，即使在针对时钟相位偏移进行调整时也是如此。
22.在操作期间，第一级102a通过第一数据线d0、d2、d4、d6、相应的选择信号以及时钟信号(clk)来接收数据。第一级102a序列化第一数据线d0、d2、d4、d6的数据，并且向多路复用器104输出第一序列化数据(df)。第一序列化数据(df)以时钟信号(clk)的速率被输出，由此第一级102a在每个时钟周期中输出由第一数据线d0、d2、d4、d6之一提供的数据。第一级102a可以依次循环或轮换第一数据线d0、d2、d4、d6的数据，并且一次输出一个数据(在时钟信号(clk)的每个时钟周期中输出一个数据)。由于第一级102a包括四个触发器(n＝4)，所以时钟信号(clk)的速率可以是第一数据线(例如，在数据线上输出数据的设备)的一个或多个域的速率的四倍(xn))。
23.类似地，第二级102b通过第二数据线d1、d3、d5、d7、相应的选择信号以及互补时钟信号来接收数据。第二级102b序列化数据并且向输出多路复用器104输出第二序列化数据(dr)。第二序列化数据(dr)以与第一序列化数据(df)相同的速率被输出。
24.输出多路复用器104接收第一序列化数据(df)、第二序列化数据(dr)以及输出选择信号。第一序列化数据(df)以时钟信号(clk)计时，而第二序列化数据(dr)以互补时钟信号计时。第一序列化数据(df)的数据被提供于时钟信号(clk)的两个上升沿之间，第二序列化数据(dr)的数据被提供于时钟信号(clk)的两个下降沿之间。
25.输出选择信号(sel)可以与时钟信号(clk)相同，或者可以与互补时钟信号相同。输出数据(dout)可以在时钟信号(clk)或互补时钟信号的每半个周期在第一序列化数据(df)与第二序列化数据(dr)之间交替。
26.图2示出了参考图1描述的时间交织电路100的时序图200。时序图200示出了输出选择信号(sel)、第一序列化数据(df)、第二序列化数据(dr)和输出数据(dout)。输出选择信号(sel)对应于互补时钟信号当输出选择信号(sel)具有第一状态(或被断言或是逻辑1)时，时间交织电路100输出第二序列化数据(dr)。当输出选择信号(sel)具有第二状态(或被取消断言或是逻辑0)时，时间交织电路100输出第一序列化数据(df)。
27.如果第一序列化数据(df)或第二序列化数据(dr)有毛刺，则该毛刺传播到输出数据(dout)。例如，在第一时刻202与第二时刻204之间，第一序列化数据(df)改变状态晚了。
状态改变的延迟可能是由于时钟信号(clk)的错误时序。由于毛刺，第一序列化数据(df)在输出选择信号(sel)的下降沿之后(而不是与下降沿同时)从逻辑1转换为逻辑0。因此，输出数据(dout)在第一时刻202与第二时刻204之间具有逻辑1的状态。在第二时刻204之后，输出数据(dout)根据第一序列化数据(dout)转换到逻辑0。
28.类似地，第二序列化数据(dr)的晚转换导致第三时刻206与第四时刻208之间以及第五时刻210与第六时刻212之间的输出数据(dout)中出现毛刺。在第三时刻206与第四时刻208之间，输出数据(dout)由于时序毛刺而具有逻辑1的状态，然而输出数据(dout)应具有逻辑0的状态。在第五和第六时刻210、212之间，输出数据(dout)由于时序毛刺而具有逻辑0的状态，然而输出数据(dout)应具有逻辑1的状态。
29.可以通过使输出数据(dout)通过触发器传递来减轻毛刺，该触发器用具有输出选择信号(sel)(以及时钟信号(clk)和互补时钟信号)的速率的两倍的速率的时钟信号进行操作。然而，具有双倍速率的时钟信号可能不可用于操作触发器。
30.图3示出了根据一个实施例的时间交织电路300。时间交织电路300停止使用输出多路复用器及其输出选择信号(sel)。停止使用输出选择信号(sel)消除了输出选择信号(sel)的时序与时钟信号(clk)或互补时钟信号的时序之间的不匹配对时间交织电路300的操作的影响。时间交织电路300包括用于缓冲其输出数据和减轻毛刺的组合逻辑。
31.时间交织电路300包括第一和第二并行到串行加载级302a、302b和输出逻辑，该输出逻辑是输出互斥析取数字逻辑门304(异或(xor)门)。输出互斥析取门304具有第一和第二输入以及输出。
32.第一加载级302a包括多个触发器306a、306b、306c、306d。多个触发器包括最后一个触发器306a、一个或多个中间触发器306b、306c和第一触发器306d。第一加载级302a包括多个多路复用器308a、308b、308c和第一互斥析取门305a。第一互斥析取门305a具有第一和第二输入以及输出。
33.在时间交织电路300的第一加载级302a中，与最后一个触发器306a相关联的多路复用器308a的输出被耦合到第一互斥析取门305a的第一输入。第一互斥析取门305a的第二输入被耦合到第二级302b的输出，并且第一互斥析取门305a的输出被耦合到最后一个触发器306a的数据输入。
34.第二加载级302b包括多个触发器310a、310b、310c、310d。多个触发器包括最后一个触发器310a、一个或多个中间触发器310b、310c以及第一触发器310d。第二加载级302b包括分别与最后一个触发器310a和一个或多个中间触发器310b、310c相关联的多个多路复用器312a、312b、312c和第二互斥析取门305b。第二互斥析取门305b具有第一和第二输入以及输出。在时间交织电路300的第二加载级302b中，与最后一个触发器310a相关联的多路复用器312a的输出被耦合到第一互斥析取门305b的第一输入。第一互斥析取门305a的第二输入被耦合到第一级302a的输出，并且第一互斥析取门305a的输出被耦合到最后一个触发器310a的数据输入。
35.输出互斥析取门304的第一输入被耦合到第一加载级302a的输出以用于接收第一序列化数据(df)，并且输出互斥析取门304的第二输入被耦合到第二加载级的输出级302b
以用于接收第二序列化数据(dr)。输出互斥析取门304的输出提供输出数据(dout)。
36.在操作期间，第一序列化数据(df)和第二序列化数据(dr)被预期在不同时间改变状态(如果有的话)。第一和第二加载级302a、302b在时钟信号(clk)的不同相位进行操作。因此，序列化数据(df、dr)相隔半个时钟周期而改变状态。如果发生状态改变延迟或提前的错误时序，则预期延迟或提前不会大至时钟周期的一半。
37.输出互斥析取门304缓冲输出数据(dout)以减轻毛刺。输出互斥析取门304利用当第一或第二数据(df，dr)中的一个可能改变时而另一个是静态的事实而进一步序列化第一和第二数据(df，dr)。如果静态数据为逻辑0，则输出互斥析取门304对其他输入数据操作为缓冲器，并且将其他输入数据不加改变地传递到输出。如果静态数据是逻辑1，则输出互斥析取门304对另一输入数据操作为反相器。因此，第一和第二互斥析取门305a、305b被用于进一步的反转或缓冲。
38.当第二序列化数据(dr)具有逻辑0的状态时，第一序列化数据(df)可以在时钟信号(clk)的下一个上升沿处具有新的状态。第一互斥析取门305a从第一多路复用器308a接收逻辑1或逻辑0。第一互斥析取门305a接收第二序列化数据(dr)的逻辑0。第一互斥析取门305a对通过其输入接收到的数据执行互斥析取。第一互斥析取门305a输出对在输入上接收的数据进行了互斥析取的数据。
39.因为第二序列化数据(dr)是逻辑0，所以第一互斥析取门305a通过将第一多路复用器308a的输出(在不反转的情况下)传递给第一触发器306a的数据输入来执行互斥析取操作。当对两个输入执行互斥析取并且该两个输入之一为0时，互斥析取的结果是第二输入。例如，两个0输入的互斥析取是0，但0和1的互斥析取是1。
40.在时钟信号(clk)的上升沿处，第一触发器306a向输出互斥析取门304输出逻辑1或逻辑0。再次，输出互斥析取门304接收第二序列化数据(dr)的逻辑0。输出互斥析取门304从第一触发器306a接收逻辑1或逻辑0，并且将该逻辑1或逻辑0作为输出数据(dout)输出。
41.当第二序列化数据(dr)具有逻辑1的状态时，第一互斥析取门305a反转其另一输入。1和0的互斥析取为1，两个1的互斥析取为0。因此，将其中一个输入保持为1，第一互斥析取门305a反转另一输入。第一互斥析取门305a从第一多路复用器308a接收逻辑1或逻辑0，并且在其输出处反转逻辑1或逻辑0。在时钟信号(clk)的上升沿处，第一触发器306a将逻辑1或逻辑0的反转输出到输出互斥析取门304。输出互斥析取门304在其第一输入处接收第二序列化数据(dr)的逻辑1。输出互斥析取门304反转在其第二输入处接收的位。输出互斥析取门304在其第二输入处接收来自第一触发器306a的逻辑1或逻辑0的反转，并且操作为反相器以恢复逻辑1或逻辑0(通过执行第二反转)。
42.时间交织电路300停止在输出端处使用选择信号(sel)。选择信号(sel)的去除使得去除了由选择信号(sel)和时钟信号(clk)或互补时钟信号的状态转换之间的时序未对准引起的毛刺。输出互斥析取门304以无时钟方式进行操作，并且针对操作不使用时钟信号。输出互斥析取门304在第一或第二序列化数据(df、dr)之一改变状态时转换输出数据(dout)的状态。时间交织电路300避免作为选择信号sel在时钟信号(clk)或互补时钟信号在状态之间进行转换之前在状态之间进行转换的结果而在输出数据(dout)中引入毛刺。
43.图4示出了参考图3描述的时间交织电路300的时序图400。时序图400示出了第一和第二序列化数据(df、dr)和输出数据(dout)。当第一或第二序列化数据(df、dr)之一改变状态时，输出数据(dout)在状态之间转换。由于转换与分别驱动第一和第二加载级302a、302b的时钟信号(clk)以及互补时钟信号同步，所以输出数据(dout)不包括毛刺。
44.图5示出了根据一个实施例的包括三个加载级502a、502b、502c的时间交织电路500。加载级502a、502b、502c包括第一加载级502a、第二加载级502b和第三加载级502c。第一加载级502a以第一时钟信号(clk_ph0)操作，第二加载级502b以第二时钟信号(clk_ph1)操作，而第三加载级502c以第三时钟信号(clk_ph2)操作。第一、第二和第三时钟信号(clk_ph0、clk_ph1、clk_ph2)具有相同的时钟周期持续时间，但彼此相位相差三分之一(即，级数n＝3的倒数)时钟周期持续时间。
45.在每个加载级502a、502b、502c中，示出了相应的最后一个触发器506a、508a、510a和相应的互斥析取门505a、505b、505c。加载级502a、502b、502c的其余元件未被图示以便于说明。时间交织电路500还包括输出互斥析取门504。输出互斥析取门504具有三个输入和用于提供输出数据(dout)的输出，三个输入分别被耦合到加载级502a、502b、502c的输出。输出互斥析取门504接收来自第一加载级502a的第一序列化数据(df)、来自第二加载级502b的第二序列化数据(dr)以及来自第三加载级502c的第三序列化数据(dg)。输出互斥析取门504序列化第一、第二和第三数据(df、dr、dg)并输出输出数据(dout)。输出互斥析取门504是三输入异或门。输出互斥析取门504的输出的逻辑状态对应于由奇数个输入(即，一个或三个输入)共享的逻辑状态。因此，将三个数据(df、dr、dg)中的两个保持为相同的值，输出互斥析取门504在输出处反转第三数据或不反转第三数据。第三数据是否被反转取决于另两个输入的逻辑状态。
46.在每个加载级502a、502b、502c中，相应的互斥析取门505a、505b、505c接收关于加载级的数据以及两个剩余加载级的序列化数据。如本文所述，加载级502a、502b、502c的相应的互斥析取门505a、505b、505c根据由输出互斥析取门504执行的缓冲或反转对与加载级有关的数据进行缓冲或反转。虽然在时间交织电路500中示出了三个加载级，但是加载级的数目可以是大于三的任何数目。
47.图6示出了参考图5描述的时间交织电路500的时序图600。第一、第二和第三数据(df、dr、dg)可以分别在第一、第二和第三时钟信号(clk_ph0，clk_ph1，clk_ph2)的上升沿处在状态之间进行转换。因此，输出互斥析取门504在第一时钟信号(clk_ph0)的上升沿处使输出数据(dout)切换到第一序列化数据(df)，在第二时钟信号(clk_ph1)的上升处沿切换到第二序列化数据(dr)，并且在第三时钟信号(clk_ph2)的上升沿处切换到第三序列化数据(dg)。
48.图7示出了根据一个实施例的级联的时间交织电路700。级联的时间交织电路700包括第一和第二时间交织电路701a、701b和输出级702。第一和第二时间交织电路701a、701b可以与参考图3描述的时间交织电路300类似地进行配置。第一和第二时间交织电路701a、701b各自使用相同的时钟信号进行操作(第一时钟信号(clk_x)和与第一时钟信号(clk_x)互补的第一互补时钟信号)。第一和第二时间交织电路701a、701b具有相应的输出。第一和第二时间交织电路701a、701b分别向输出级702输出数据(dout1、
dout2)。
49.输出级702包括第一、第二和第三互斥析取门704、706、708以及第一和第二触发器710、712。第一互斥析取门704具有被耦合到第一时间交织电路701a的输出的第一输入，第二输入以及输出。第二互斥析取门706具有第一输入、被耦合到第二时间交织电路701b的输出的第二输入以及输出。
50.第一触发器710具有被耦合到第一互斥析取门704的输出的数据输入、被配置为接收速率是第一时钟信号(clk_x)两倍的第二时钟信号(clk_2x)的时钟输入、被配置为接收重置信号的重置输入以及输出。第一触发器710的输出被耦合到第二互斥析取门706的第一输入。第二触发器712具有被耦合到第二互斥析取门706的输出的数据输入、被配置成接收与第二时钟信号(clk_2x)互补的第二互补时钟信号的时钟输入、被配置为接收重置信号的重置输入以及输出。第二触发器712的输出被耦合到第一互斥析取门704的第二输入。
51.第三互斥析取门708具有分别被耦合到第一触发器710和第二触发器712的输出的第一输入和第二输入。第三互斥析取门708具有被配置为输出级联的时间交织电路700的输出数据(dout)的输出。输出数据(dout)对第一和第二时间交织电路701a、701b的输出数据(dout1、dout2)进行交织。输出数据(dout)的速率为操作第一和第二时间交织电路701a、701b的第一时钟信号(clk_x)的速率的四倍，并且为操作输出级702的第二时钟信号(clk_2x)的速率的两倍。
52.可以组合上述的各种实施例以提供更多实施例。
53.可以根据以上详细说明对实施例进行这些和其他改变。总体上，在所附权利要求中，所使用的术语不应被解释为将权利要求限制为说明书和权利要求中公开的具体实施例，而应被解释为包括所有可能的实施例以及这种权利要求要求享有的等同物的全部范围。因此，权利要求不受本公开的限制。

技术特征：
1.一种电路，包括：第一加载级，被配置为：输出表示第一序列化数据的第一数据；第二加载级，被配置为：生成第二序列化数据；接收所述第一数据；响应于具有第一状态的所述第一数据，反转所述第二序列化数据以生成表示所述第二序列化数据的第二数据；以及输出所述第二数据；以及响应于具有第二状态的所述第一数据，在不反转所述第二序列化数据的情况下输出所述第二数据；以及互斥析取逻辑，被配置为：接收所述第一数据和所述第二数据；以及对所述第一数据和所述第二数据进行操作以生成输出数据。2.根据权利要求1所述的电路，其中所述互斥析取逻辑对所述第一数据和所述第二数据执行互斥析取操作，所述互斥析取逻辑生成所述输出数据以序列化所述第一序列化数据和所述第二序列化数据。3.根据权利要求1所述的电路，其中所述第一加载级根据第一时钟信号进行操作，并且所述第一加载级根据与所述第一时钟信号互补的第二时钟信号进行操作。4.根据权利要求3所述的电路，其中所述互斥析取逻辑以所述第一时钟信号的时钟速率的两倍的时钟速率生成所述输出数据。5.根据权利要求1所述的电路，其中所述互斥析取逻辑是无时钟的。6.根据权利要求1所述的电路，其中所述第一加载级包括：第一互斥析取逻辑，被配置为：接收所述第二数据和所述第一序列化数据；响应于所述第二数据的状态与所述第一序列化数据的状态相同，在不反转所述第一序列化数据的情况下将所述第一序列化数据作为所述第一数据进行传递；以及响应于所述第二数据的状态与所述第一序列化数据的状态不同，反转所述第一序列化数据以生成所述第一数据。7.根据权利要求1所述的电路，其中所述第二加载级包括：第二互斥析取逻辑，被配置为：接收所述第一数据和所述第二序列化数据；响应于所述第一数据的状态与所述第二序列化数据的状态相同，在不反转所述第二序列化数据的情况下将所述第二序列化数据作为第二第一数据进行传递；以及响应于所述第一数据的状态与所述第二序列化数据的状态不同，反转所述第二序列化数据以生成所述第二数据。8.一种方法，包括：通过第一加载级输出表示第一序列化数据的第一数据；通过第二加载级生成第二序列化数据；
通过所述第二加载级接收所述第一数据；响应于具有第一状态的所述第一数据，反转所述第二序列化数据以生成表示所述第二序列化数据的第二数据，并且响应于具有第二状态的所述第一数据，在不反转所述第二序列化数据的情况下输出所述第二数据；通过互斥析取逻辑接收所述第一数据和所述第二数据；以及对所述第一数据和所述第二数据执行互斥析取操作以生成输出数据。9.根据权利要求8所述的方法，包括：通过所述互斥析取逻辑生成所述输出数据以序列化所述第一序列化数据和所述第二序列化数据。10.根据权利要求8所述的方法，其中所述第一加载级根据第一时钟信号进行操作，并且所述第一加载级根据与所述第一时钟信号互补的第二时钟信号进行操作。11.根据权利要求10所述的方法，其中所述互斥析取逻辑以所述第一时钟信号的时钟速率的两倍的时钟速率生成所述输出数据。12.根据权利要求8所述的方法，包括：通过所述第一加载级的第一互斥析取逻辑来接收所述第二数据和所述第一序列化数据；以及响应于所述第二数据的状态与所述第一序列化数据的状态相同，在不反转所述第一序列化数据的情况下将所述第一序列化数据作为所述第一数据进行传递，并且响应于所述第二数据的状态与所述第一序列化数据的状态不同，反转所述第一序列化数据以生成所述第一数据。13.根据权利要求8所述的方法，包括：通过所述第二加载级的第二互斥析取逻辑来接收所述第一数据和所述第二序列化数据；以及响应于所述第一数据的状态与所述第二序列化数据的状态相同，在不反转所述第二序列化数据的情况下将所述第二序列化数据作为第二第一数据进行传递，并且响应于所述第一数据的状态与所述第二序列化数据的状态不同，反转所述第二序列化数据以生成所述第二数据。14.一种系统，包括：多条第一数据线；多条第二数据线；第一加载级，被耦合到所述多条第一数据线，并且所述第一加载级被配置为：将所述多条第一数据线的并行加载数据序列化为第一序列化数据；以及输出表示所述第一序列化数据的第一数据；第二加载级，被耦合到所述多条第二数据线，并且所述第二加载级被配置为：将所述多条第二数据线的并行加载数据序列化为第二序列化数据；接收所述第一数据；响应于具有第一状态的所述第一数据，反转所述第二序列化数据以生成表示所述第二序列化数据的第二数据；以及输出所述第二数据；以及
响应于所述第一数据具有第二状态，在不反转所述第二序列化数据的情况下输出所述第二数据；以及互斥析取逻辑，被配置为：接收所述第一数据和所述第二数据；以及对所述第一数据和所述第二数据进行操作以生成输出数据。15.根据权利要求14所述的系统，其中所述互斥析取逻辑生成所述输出数据以序列化所述第一序列化数据和所述第二序列化数据。16.根据权利要求14所述的系统，其中：所述互斥析取逻辑被配置为对所述第一数据和所述第二数据执行互斥析取操作，以及所述第一加载级根据第一时钟信号进行操作，并且所述第一加载级根据与所述第一时钟信号互补的第二时钟信号进行操作。17.根据权利要求16所述的系统，其中所述互斥析取逻辑以所述第一时钟信号的时钟速率的两倍的时钟速率生成所述输出数据。18.根据权利要求14所述的系统，其中所述互斥析取逻辑是无时钟的。19.根据权利要求14所述的系统，其中所述第一加载级包括：第一互斥析取逻辑，被配置为：接收所述第二数据和所述第一序列化数据；响应于所述第二数据的状态与所述第一序列化数据的状态相同，在不反转所述第一序列化数据的情况下将所述第一序列化数据作为所述第一数据进行传递；以及响应于所述第二数据的状态与所述第一序列化数据的状态不同，反转所述第一序列化数据以生成所述第一数据。20.根据权利要求14所述的系统，其中所述第二加载级包括：第二互斥析取逻辑，被配置为：接收所述第一数据和所述第二序列化数据；响应于所述第一数据的状态与所述第二序列化数据的状态相同，在不反转所述第二序列化数据的情况下将所述第二序列化数据作为第二第一数据进行传递；以及响应于所述第一数据的状态与所述第二序列化数据的状态不同，反转所述第二序列化数据以生成所述第二数据。

技术总结
本公开的实施例涉及具有减轻的毛刺的时间交织电路。提供一种时间交织电路以减轻毛刺。第一加载级输出表示第一序列化数据的第一数据。第二加载级生成第二序列化数据。第二加载级接收有第一加载级输出的第一数据。响应于具有第一状态的第一数据，时间交织电路反转第二序列化数据以生成表示第二序列化数据的第二数据。响应于具有第二状态的第一数据，时间交织电路在不反转第二序列化数据的情况下输出第二数据。互斥析取逻辑接收第二数据并对第一数据和第二数据进行运算以产生输出数据。一数据和第二数据进行运算以产生输出数据。一数据和第二数据进行运算以产生输出数据。


技术研发人员：A
受保护的技术使用者：意法半导体国际有限公司
技术研发日：2023.01.13
技术公布日：2023/7/22