静电放电保护电路的制作方法

1.本公开的各种实施方式总体上涉及一种静电放电保护电路，并且更具体地，涉及一种包括钳位开关的静电放电保护电路。


背景技术：

2.静电是由具有不同电位的两个物体之间的摩擦电产生的电荷的传送。静电是电荷的不平衡。当电力被充电时，静电具有低电流，并且当充电电平达到限值电平时，静电在短时间内以高电流传送。静电可以不仅在电子装置中而且在人体或各种物体中发生。当静电在电子装置中发生时，构成电子装置的元件或器件可能被静电损坏。
3.因此，静电放电保护电路可以用于电子装置中，以便保护装置内的组件免受静电影响。


技术实现要素：

4.本公开的各种实施方式涉及具有减小尺寸的静电放电保护电路。
5.根据本公开的实施方式，一种静电放电保护电路可以包括：下拉开关；虚拟图案，该虚拟图案在第一方向上与下拉开关平行地布置；钳位开关，其在第一方向上彼此平行地布置在虚拟图案和下拉开关之间；以及电阻器，该电阻器与下拉开关平行地布置并且被构造成将通过电源端子供应的电源电压传送到下拉开关的第一栅极图案。钳位开关的漏极可以共同联接到电源端子，钳位开关的源极可以共同联接到接地端子，并且下拉开关的第一端和电阻器的第二端可以通过在第一方向上延伸的第一导线彼此联接。下拉开关、电阻器和第一导线形成在同一层中。
附图说明
6.图1是示出根据本公开的实施方式的包括静电放电保护电路的电子装置的图。
7.图2是示出根据本公开的实施方式的静电放电保护电路的图。
8.图3是示出根据本公开的实施方式的静电放电保护电路的结构的布局图。
9.图4是示出沿着图3所示的静电放电保护电路的线i-i’截取的截面的结构的图。
10.图5是示出沿着图3所示的静电放电保护电路的线ii-ii’截取的截面的结构的图。
11.图6是示出沿着图3所示的静电放电保护电路的线iii-iii’截取的截面的结构的图。
12.图7a至图7f是示出制造根据本公开的实施方式的静电放电保护电路的方法的图。
具体实施方式
13.在本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述被例示以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实施，并且不应被解释为限于说明书或申请中描述的实施方式。
14.图1是示出根据本公开的实施方式的包括静电放电保护电路的电子装置1000的图。
15.参照图1，电子装置1000可以包括静电放电(esd)保护电路100与内部电路200。
16.esd保护电路100可以被构造成使得当在联接到内部电路200的电源端子vdd中产生静电时，电源端子vdd中的静电通过接地端子gnd被放电。
17.内部电路200是被构造成执行主操作的电路，并且可以通过电源端子vdd被供应以电源电压，并且通过接地端子gnd接地。例如，内部电路200可以包括被构造成存储数据的电路、被构造成输出图像的电路、或被构造成通信数据的电路，并且可以根据电子装置1000被构造有除了上述电路之外的各种电路。
18.图2是示出根据本公开的实施方式的静电放电保护电路的图。
19.参照图2，静电放电保护电路100可以包括钳位开关组csg、下拉开关pd和电阻器res。
20.钳位开关组csg可以联接在联接到电源端子vdd的第一节点n1与联接到接地端子gnd的第二节点n2之间。钳位开关组csg可以被构造成当静电发生时经由第二节点n2将第一节点n1处的电压放电到接地端子gnd。例如，钳位开关组csg可以包括第一钳位开关c1至第n钳位开关cn(其中n是正整数)。第一钳位开关c1至第n钳位开关cn中的每一个可以被构造有nmos晶体管。例如，第一钳位开关c1至第n钳位开关cn可以被联接成栅极联接的nmos(gcnmos)结构，在该栅极联接的nmos(gcnmos)结构中第一钳位开关c1至第n钳位开关cn的栅极彼此联接。例如，第一钳位开关c1至第n钳位开关cn可以在第二节点n2和第一节点n1之间彼此串联联接。第一钳位开关c1的源极可以联接到第二节点n2，并且第n钳位开关cn的漏极可以联接到第一节点n1。在第一钳位开关c1至第n钳位开关cn当中，奇数编号的开关的漏极可以共同联接到第一节点n1，并且奇数编号的开关的源极可以共同联接到第二节点n2。换句话说，在第一钳位开关c1至第n钳位开关cn当中，偶数编号的开关的漏极可以共同联接到第二节点n2，并且偶数编号的开关的源极可以共同联接到第一节点n1。第一钳位开关c1至第n钳位开关cn可以包括奇数个开关，使得在第一节点n1处发生的静电能够通过第二节点n2被放电。第一钳位开关c1至第n钳位开关cn的栅极可以共同联接到第三节点n3。
21.下拉开关pd可以被构造有联接在第二节点n2与第三节点n3之间的nmos晶体管。下拉开关pd的栅极可以联接到第四节点n4，并且电阻器res可以联接在第四节点n4与第一节点n1之间。
22.多个导电层和绝缘层可以被包括在将下拉开关pd的漏极联接到第一钳位开关c1至第n钳位开关cn的栅极的结构中，并且该结构可以用作下拉开关pd与第一钳位开关c1至第n钳位开关cn之间的电容器cap。因此，第一钳位开关c1至第n钳位开关cn可以响应于电容器cap所充入的电压而开启。
23.图3是示出根据本公开的实施方式的静电放电保护电路100的结构的布局图，图4是示出沿着图3所示的静电放电保护电路100的线i-i’截取的截面的结构的图，图5是示出沿着图3所示的静电放电保护电路100的线ii-ii’截取的截面的结构的图，并且图6是示出沿着图3所示的静电放电保护电路100的线iii-iii’截取的截面的结构的图。
24.参照图3至图6，静电放电保护电路100可以包括形成在基板sub中的第一n阱1nw、形成在第一n阱1nw中的第二n阱2nw、以及形成在第二n阱2nw中的第一p阱1pw，并且可以包
括形成在第一p阱1pw上方的第一钳位开关c1至第n钳位开关cn、下拉开关pd、电阻器res、以及虚拟图案dpt。
25.当基板sub由p型硅形成时，第一n阱1nw可以是以矩形形状形成在基板sub中的深n阱。第二n阱2nw可以形成为矩形图案，使得该第二n阱2nw的左侧和右侧以及底部被第一n阱1nw覆盖。第一n阱1nw和第二n阱2nw是基板sub中的n型杂质被注入到其中的区域，并且注入到第二n阱2nw中的杂质的浓度可以高于注入到第一n阱1nw中的杂质的浓度。
26.第一结区域1jc可以形成在第二n阱2nw中。第一结区域1jc是对应于静电放电保护电路100的第一节点n1的区域，并且可以联接到电源端子vdd。第一结区域1jc是n型杂质被注入到其中的区域，并且可以形成为使得第一结区域1jc中的杂质的浓度高于注入到第二n阱2nw中的杂质的浓度。
27.与第二n阱2nw具有相同的深度的第一p阱1pw可以形成在第二n阱2nw的内部区域中。可以通过将p型杂质注入到基板sub中来形成第一p阱1pw。第二结区域2jc可以形成在第一p阱1pw中。第二结区域2jc是对应于静电放电保护电路100的第二节点n2的区域，并且可以联接到接地端子gnd。
28.包括在静电放电保护电路100中的第一钳位开关c1至第n钳位开关cn、下拉开关pd、电阻器res和虚拟图案dpt可以形成在由第二结区域2jc包围的第一p阱1pw(在方向d3上的)上方。第一钳位开关c1至第n钳位开关cn、下拉开关pd、电阻器res和虚拟图案dpt中的每一者可以包括层叠在第一p阱1pw上的绝缘层is和栅极图案gt。
29.第一钳位开关c1至第n钳位开关cn可以在第一方向d1上串联地布置。第一钳位开关c1至第n钳位开关cn中的每一个可以包括在垂直于第一方向d1的第二方向d2上延伸的栅极图案gt，以及在第二方向d2上延伸并且彼此平行地布置的第三结区域3jc。在第一钳位开关c1至第n钳位开关cn当中的彼此相邻的钳位开关可以在它们之间共享漏极或源极。例如，第一钳位开关c1和第二钳位开关c2可以在它们之间共享联接到第一节点n1的漏极，并且第二钳位开关c2和第三钳位开关c3可以在它们之间共享联接到第二节点n2的源极。
30.第一钳位开关c1至第n钳位开关cn的栅极图案gt可以在第二方向d2上延伸，并且栅极图案gt的端部可以通过接触件ct共同联接到与第三节点n3相对应的金属线ml(参见图6)。对应于第三节点n3的金属线ml也通过接触件ct联接到下拉开关pd的结区域。例如，对应于第三节点n3的金属线ml可以通过形成在下拉开关pd的漏极上方的接触件ct联接。因为绝缘材料填充共同连接到对应于第三节点n3的金属线ml的栅极图案gt和接触件ct之间的空间，所以可以形成电容器cap，在该电容器cap中由导电材料形成的接触件ct和栅极图案gt与绝缘材料交替地布置。电容器cap所充入的电压可以被施加到第一钳位开关c1至第n钳位开关cn的栅极图案gt。
31.下拉开关pd可以布置在第一钳位开关c1的右侧，并且电阻器res可以布置在下拉开关pd的右侧。
32.下拉开关pd的栅极图案gt可以在第二方向d2上延伸，并且在第二方向d2上从下拉开关pd的栅极图案gt突出的结区域可以通过第三节点n3联接到第一钳位开关c1至第n钳位开关cn的栅极图案gt。例如，在第二方向d2上从下拉开关pd突出的结区域可以通过接触件ct接触第三节点n3。第一钳位开关c1至第n钳位开关cn的栅极图案gt可以通过不同的接触件ct接触第三节点n3。在与第二方向d2相反的方向上从下拉开关pd的栅极图案gt突出的结
区域可以通过接触件ct接触第二结区域2jc。
33.下拉开关pd的栅极图案gt可以通过第四节点n4接触电阻器res。例如，在本实施方式中，下拉开关pd和电阻器res可以通过形成在同一平面中的第四节点n4而不是通过接触件彼此联接。也就是说，下拉开关pd、第四节点n4和电阻器res的绝缘层is可以形成为单个图案，并且下拉开关pd、第四节点n4和电阻器res的栅极图案gt可以形成为层叠在绝缘层is上的单个图案。电阻器res可以通过接触件接触第一结区域1jc。
34.虚拟图案dpt可以布置在与第n钳位开关cn的左侧相邻的区域中，并且其间具有间隙。虚拟图案dpt可以是用于在制造静电放电保护电路100的工艺中将第n钳位开关cn的栅极图案gt形成为具有期望图案的辅助图案。例如，当执行用于形成栅极图案gt的图案化工艺和平坦化工艺时，由于制造工艺的特性，可能发生图案的一部分在具有高图案密度的区域和具有低图案密度的区域之间塌陷的缺陷。因此，在本实施方式中，为了防止在制造工艺期间可能发生的第n钳位开关cn中的物理缺陷，可以在与第n钳位开关cn相邻的区域中的没有形成钳位开关的区域中形成虚拟图案dpt。
35.在本实施方式中，形成虚拟图案dpt以便防止第n钳位开关cn中的物理缺陷，但是不使用用于防止第一钳位开关c1中的物理缺陷的虚拟图案。在本实施方式中，下拉开关pd形成在与第一钳位开关c1的栅极图案gt相邻的区域中，以便防止在第一钳位开关c1中可能发生的物理缺陷。例如，在传统方法中，在第一钳位开关c1和下拉开关pd之间形成虚拟图案以便防止第一钳位开关c1中的物理缺陷，但是静电放电保护电路100的尺寸随着未被电气地使用的虚拟图案的数量的增加而增加。因此，在本实施方式中，省略了与第一钳位开关c1相邻的区域中的虚拟图案，并且替代地，可以在与第一钳位开关c1相邻的区域中形成下拉开关pd。下拉开关pd可以形成为与第一钳位开关c1间隔开固定的第一距离1ds，以便防止下拉开关pd的栅极直接接触用于第一钳位开关c1的源极的第三结区域3jc。例如，第一距离1ds可以被设置为用于防止第一钳位开关c1的栅极塌陷的距离范围和用于防止第一钳位开关c1和下拉开关pd彼此电干扰的距离范围的重叠区域中的最小距离。
36.在本实施方式中，因为下拉开关pd的栅极图案gt、第四节点n4的栅极图案gt和电阻器res的栅极图案gt形成为单个栅极图案(参见图5)，所以不使用用于将下拉开关pd和电阻器res彼此电连接的特殊接触件。因此，下拉开关pd和电阻器res之间的第二距离2ds可以等于第四节点n4的长度。
37.图7a至图7f是示出制造根据本公开的实施方式的静电放电保护电路的方法的图。
38.参照图7a，可以通过将n型杂质以第一浓度注入到基板sub中来形成第一n阱1nw。第一n阱1nw是限定其中要形成半导体元件的区域的阱，并且可以形成为具有最大深度的深阱。
39.参照图7b，深度彼此相等且小于第一n阱1nw的深度的第二n阱2nw和第一p阱1pw可以形成在第一n阱1nw中。例如，可以通过将n型杂质以高于第一浓度的第二浓度注入到第一n阱1nw中来形成第二n阱2nw，并且可以通过将p型杂质注入到第二n阱2nw中来形成第一p阱1pw。因此，第二n阱2nw的左侧和右侧以及底部可以被第一n阱1nw覆盖，第一p阱1pw的左侧和右侧可以被第二n阱2nw覆盖，并且第一p阱1pw的底部可以被第一n阱1nw覆盖。
40.参照图7c，可以在第二n阱2nw中形成顶表面被暴露的第一结区域1jc。例如，第一结区域1jc可以对应于静电放电保护电路的第一节点(图2的n1)。可以通过以比第二n阱2nw
的第二浓度高的第三浓度注入n型杂质来形成第一结区域1jc。在第一p阱1pw中可以形成顶表面被暴露的第二结区域2jc。例如，第二结区域2jc可以对应于静电放电保护电路的第二节点(图2的n2)。可以通过以比注入到第一p阱1pw中的p型杂质的浓度高的浓度注入p型杂质来形成第二结区域2jc。
41.参照图7d，在形成有第一结区域1jc和第二结区域2jc的整个结构上形成绝缘层is，并且可以在绝缘层is上形成用于栅极图案gt的导电层。绝缘层is可以由氧化物层或氧化硅层形成。栅极图案gt可以由诸如多晶硅、钨或镍之类的导电材料形成，并且可以由除此之外的各种材料形成。
42.参照图7e，可以通过对绝缘层is和用于栅极图案gt的导电层进行图案化来形成用于第一钳位开关c1至第n钳位开关cn、下拉开关pd和电阻器res的图案以及虚拟图案dpt。这里，用于下拉开关pd的图案和虚拟图案dpt维持其中形成有第一钳位开关c1至第n钳位开关cn的区域附近的图案的密度，由此用于防止用于第一钳位开关c1至第n钳位开关cn的图案的物理缺陷。考虑到图3的接触件ct的尺寸，第一钳位开关c1的栅极和下拉开关pd的栅极之间的距离1wt可以较宽。
43.参照图7f，可以通过将杂质注入到在用于第一钳位开关c1至第n钳位开关cn的图案之间暴露的第一p阱1pw中来形成第三结区域3jc。因为第三结区域3jc构成钳位开关的漏极或源极，所以可以通过形成第三结区域3jc来形成第一钳位开关c1至第n钳位开关cn。尽管在图7f的截面图中没有示出，但是当第三结区域3jc形成于第一钳位开关c1至第n钳位开关cn之间时，下拉开关pd的漏极和源极也可以与其同时形成。
44.本技术可以减小静电放电保护电路的尺寸。
45.相关申请的交叉引用
46.本技术要求于2022年1月6日在韩国知识产权局提交的韩国专利申请no.10-2022-0002195的优先权，该申请的整个公开内容通过引用合并于此。

技术特征：
1.一种静电放电保护电路，所述静电放电保护电路包括：下拉开关；虚拟图案，所述虚拟图案在第一方向上与所述下拉开关平行地布置；钳位开关，所述钳位开关在所述第一方向上彼此平行地布置在所述虚拟图案和所述下拉开关之间；以及电阻器，所述电阻器与所述下拉开关平行地布置并且将通过电源端子供应的电源电压传送到所述下拉开关的第一栅极图案，其中，所述钳位开关的漏极共同联接到所述电源端子，其中，所述钳位开关的源极共同联接到接地端子，并且其中，所述下拉开关的第一端和所述电阻器的第二端通过在所述第一方向上延伸的第一导线彼此联接，所述下拉开关、所述电阻器和所述第一导线形成在同一层中。2.根据权利要求1所述的静电放电保护电路，其中，所述第一栅极图案在垂直于所述第一方向的第二方向上延伸，并且所述第一栅极图案包括所述下拉开关的所述第一端和所述下拉开关的在与所述第一端相反的方向上的第三端。3.根据权利要求2所述的静电放电保护电路，其中，所述下拉开关包括：源极，所述源极接触所述下拉开关的所述第一端；以及漏极，所述漏极接触所述下拉开关的所述第三端。4.根据权利要求1所述的静电放电保护电路，其中，所述钳位开关在垂直于所述第一方向的第二方向上延伸，并且所述钳位开关包括在所述第一方向上彼此平行地布置的第二栅极图案。5.根据权利要求4所述的静电放电保护电路，其中，所述钳位开关的漏极和源极在所述第一方向上彼此平行地交替布置在所述第二栅极图案之间。6.根据权利要求4所述的静电放电保护电路，其中，所述第二栅极图案的第四端通过接触件和第二导线联接到所述下拉开关的漏极。7.根据权利要求6所述的静电放电保护电路，其中，所述接触件包括：第一接触件，所述第一接触件形成在所述第二栅极图案的所述第四端上方；以及第二接触件，所述第二接触件形成在所述下拉开关的漏极上方。8.根据权利要求7所述的静电放电保护电路，其中，所述第二导线被设置在所述第一接触件和所述第二接触件上方。9.根据权利要求1所述的静电放电保护电路，其中，所述虚拟图案、所述钳位开关、所述下拉开关、所述第一导线和所述电阻器形成在第一阱上方。10.根据权利要求9所述的静电放电保护电路，所述静电放电保护电路还包括在所述第一阱中的第一结区域，其中，所述第一结区域的顶表面在所述第一阱的顶部暴露，并且所述第一结区域具有包围所述虚拟图案、所述钳位开关、所述下拉开关、所述第一导线和所述电阻器的矩形图案。11.根据权利要求10所述的静电放电保护电路，其中，所述第一结区域电联接到所述接地端子。
12.根据权利要求9所述的静电放电保护电路，其中，所述第一阱包括注入到基板中的p型杂质。13.根据权利要求9所述的静电放电保护电路，其中，所述钳位开关当中的与所述下拉开关相邻的第一钳位开关的源极和所述第一阱形成在所述第一钳位开关的栅极图案和所述下拉开关的栅极图案之间。14.根据权利要求10所述的静电放电保护电路，所述静电放电保护电路还包括第二阱，其中，所述第二阱包括注入到基板中的n型杂质，并且所述第二阱包围所述第一阱。15.根据权利要求14所述的静电放电保护电路，其中，所述第二阱的深度等于所述第一阱的深度。16.根据权利要求14所述的静电放电保护电路，所述静电放电保护电路还包括在所述第二阱中的第二结区域，其中，所述第二结区域的顶表面在所述第二阱的顶部暴露，并且所述第二结区域在与所述第一阱间隔开的区域中具有包围所述第一阱的矩形图案。17.根据权利要求16所述的静电放电保护电路，其中，所述第二结区域电联接到所述电源端子。18.根据权利要求14所述的静电放电保护电路，所述静电放电保护电路还包括第三阱，其中，所述第三阱包括注入到所述基板中的n型杂质，并且所述第三阱包围所述第二阱。19.根据权利要求18所述的静电放电保护电路，其中，包括在所述第三阱中的n型杂质的浓度低于包括在所述第二阱中的n型杂质的浓度。20.根据权利要求18所述的静电放电保护电路，其中，所述第三阱的深度大于所述第二阱的深度。

技术总结
静电放电保护电路包括：下拉开关；虚拟图案，该虚拟图案在第一方向上与下拉开关平行地布置；钳位开关，其在第一方向上彼此平行地布置在虚拟图案和下拉开关之间；以及电阻器，该电阻器被构造成通过与下拉开关平行地布置而将通过电源端子供应的电源电压传送到下拉开关的栅极图案。钳位开关的漏极共同联接到电源端子，钳位开关的源极共同联接到接地端子，并且下拉开关的第一端和电阻器的第二端通过在第一方向上延伸的第一导线彼此联接，下拉开关、电阻器和第一导线形成在同一层中。电阻器和第一导线形成在同一层中。电阻器和第一导线形成在同一层中。


技术研发人员：金度熙
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2022.08.18
技术公布日：2023/7/22