一种深槽隔离的SPAD像素单元的制作方法

一种深槽隔离的spad像素单元
技术领域
1.本发明涉及集成电路、半导体器件、图像传感器领域，具体涉及一种深槽隔离的spad像素单元。


背景技术：

2.3d图像传感器可以极大地提升用户体验，增强相关产品竞争力。与普通的手机相机、摄像机等2d成像装置只能获取物体的二维图像信息不同，3d图像传感器可以获取物体的深度信息，从而构建物体的3d图像信息。因此，3d图像传感器被广泛应用于ar/vr、人脸识别、3d机器视觉、3d工业测量，零件建模，安防监控、医疗诊断等多个领域。直接型飞行时间(direct time of flight,dtof)测距/成像装置是主流的3d测距/成像装置之一，dtof测距/成像装置可以实现对光子飞行时间的直接测量，在测距范围、抗干扰性、功耗方面，dtof具有独特的优势，应用场景非常广泛，具有极大的商业应用价值。随着3d图像传感器市场的不断发展，直接型飞行时间(direct time of flight,dtof)测距/成像装置逐渐在扫地机器人、接近光传感器、手机lidar相机、ar/vr等领域落地应用。
3.常见的dtof测距/成像装置如图1所示，该系统包括：11为发射端 (tx)，12为需要测距或成像的物体，13为接收端(rx)，14为光子从发射端tx发射经过物体反射后被接收端rx接收的光子传播运动路径。在该系统中，发射端11通常包含vcsel激光芯片、准直lens、doe衍射光学等子光学器件模块。对于接收端13，其组成部分包括：131为聚焦透镜组，起到将从物体反射过来的光聚焦到接收端的传感芯片的作用，132为滤光片，可以对入射光线进行滤波处理，让特定波长(如850nm、905nm、 940nm等波长)的光穿过，被传感芯片接收；133为dtof传感芯片，可以实现对光子的感测，进行光子计数和飞行时间的测量。
4.如图1所示的dtof系统，工作原理概述如下：
5.测距开始时，dtof传感芯片(133)内部的tdc电路记录下该时刻作为光子飞行时间的计时起始信号，与此同时对外输出一个同步触发信号 trigger，该信号经过驱动ic放大后，驱动发射端11的vcsel激光芯片进行激光发射，形成激光脉冲信号。激光脉冲中的光子在传播路径(14)中遇见物体(12)后发生反射，转向接收端(13)的方向进行传播，经聚焦透镜组(131)后，被滤光片(132)滤除不感兴趣的波段，也称作噪声光信号，留下特定波长的光子被dtof传感芯片(133)接收，dtof传感芯片(133)接收光子后产生雪崩效应，雪崩效应导致的电脉冲信号作为光子飞行时间的计时终止信号，通过光子飞行时间来计算出前方物体的距离值d＝1/2*c*t
tof
(式中c为光速值，t
tof
为光子飞行时间值)。
6.单光子雪崩二极管(spad)是dtof传感阵芯片中像素阵列的基本组成单元。
7.图2展示了一种典型的单光子雪崩二极管像素单元200。该像素各部分组成及功能描述如下：
8.201a为高掺杂硅衬底，掺杂采用第一类掺杂类型(本技术所指掺杂类型可为p型或n型，如果第一类掺杂类型为p型掺杂，则第二类掺杂类型为n型掺杂，反之亦然)；201b为低掺杂硅衬底，掺杂采用第一类掺杂类型；202a为雪崩结第一掺杂区，采用第一类掺杂类型；
202b为雪崩结第二掺杂区，采用第二类掺杂类型；203为第一电极掺杂区，采用第一类掺杂类型；205为雪崩结区，由雪崩结第一掺杂区202a与雪崩结第二掺杂区 202b所形成的pn结，光生载流子进入雪崩结区后，在高电场(一般大于 105v/cm)的作用可产生雪崩倍增效应；206为第一电极，207为第二电极， 208为第三电极；第一电极206与第三电极208可施加反向偏压给器件；第二电极207输出雪崩电流信号至淬灭电路和读取电路；
9.如公开号为cn109713075a的专利申请提供的雪崩二极管包括：至少一个pn结；至少一个耗尽结构，该至少一个耗尽结构邻近pn结并且被配置为形成耗尽区；以及至少两个电极，该至少两个电极使该至少一个 pn结极化。典型的单光子雪崩二极管像素单元200存在以下缺点：
10.(1)由雪崩结第一掺杂区202a与雪崩结第二掺杂区202b所形成的雪崩结区，面积较大，结电容大，不仅导致后脉冲对器件的影响较为严重，也导致器件在光子探测过程中的死时间较久；
11.(2)在像素单元200内部，从雪崩结区205边缘至像素侧壁之间的横向间距d内的像素区域内，容易存在无法探测到入射光子的像素死区209。


技术实现要素：

12.本发明为了解决传统的单光子雪崩二极管雪崩结面积大、结电容大所导致的后脉冲严重、死时间长等问题以及像素内部存在死区的问题，提出一种采用深槽隔离的方法使雪崩结离散分布，达到减小雪崩结面积和结电容的目的，抑制器件的后脉冲，减小器件探测时的死时间。
13.为实现上述发明目的，采用具体技术方案如下：
14.一种深槽隔离的spad像素单元，包括采用第一类掺杂类型的硅衬底，具有第二类掺杂类型的雪崩结掺杂区；所述硅衬底的上部设有深槽隔离绝缘层，所述深槽隔离绝缘层间隔分布有多个深槽，每个深槽内均有所述的雪崩结掺杂区，各雪崩结掺杂区的下部为雪崩结区。
15.本技术采用深槽隔离技术将像素单元内部的大雪崩结分隔成一个个小的雪崩结，减小了雪崩结的面积和结电容，一方面可以改善器件的后脉冲，另一方面更小的结电容可以减小器件的死时间，增加光子被探测到的概率；另外，深槽隔离可以使雪崩结区与深槽底部的重掺杂区保持足够的距离，避免对雪崩结区的影响；
16.以下还提供了若干可选方式，但并不作为对上述总体方案的额外限定，仅仅是进一步的增补或优选，在没有技术或逻辑矛盾的前提下，各可选方式可单独针对上述总体方案进行组合，还可以是多个可选方式之间进行组合。
17.可选的，所述深槽隔离绝缘层的底部两深槽间设有采用第一类掺杂类型的像素深槽隔离重掺杂区域；所述硅衬底的侧面具有采用第一类掺杂类型的像素侧壁重掺杂区域，底部具有采用第一类掺杂类型的像素底部重掺杂区域。
18.本发明中，在隔离深槽的底部采用高掺杂区域，配合侧壁、底部的高掺杂区域形成趋向于不同位置的雪崩结的电势梯度，减小像素内部的无法探测光子的死区部分，提升器件的光子探测效率，减小器件的时间抖动。
19.可选的，所述硅衬底的掺杂浓度范围为1e16-1e17 cm-3
，所述雪崩结掺杂区的掺杂
浓度范围为1e19-1e20 cm-3
，所述像素深槽隔离重掺杂区域、像素侧壁重掺杂区域和像素底部重掺杂区域的掺杂浓度范围为1e19-1e20cm-3
。
[0020][0021][0022]
可选的，所述深槽隔离绝缘层上设有第一电极，沿所述像素侧壁重掺杂区域像素侧壁重掺杂区域向下延伸的侧壁电极，和位于所述雪崩结掺杂区的第二电极。
[0023]
本技术中，通过第一电极施加反向偏压，反向偏压通过侧壁电极电气传导至各个重掺杂区域，形成趋向于各个不同位置雪崩结的电势梯度，引导不同位置产生的光生少数载流子沿着最优路径漂移运动至相应的雪崩结区，可以有效地提升光子探测效率，减少无法探测光子的像素死区的面积，并有效改善器件的时间抖动。
[0024]
可选的，所述第二电极为多个，并联连接各深槽内的雪崩结掺杂区；该电极输出雪崩电流信号至淬灭电路和读取电路。
[0025]
可选的，所述深槽隔离绝缘层为氧化硅、氮化硅或氧化硅与氮化硅的叠层，具有隔离每个分离的雪崩结区的作用。
[0026]
在另一优选的技术方案中，每个深槽内的雪崩结掺杂区包括采用第一类掺杂类型的雪崩结第一掺杂区，和采用第二类掺杂类型的雪崩结第二掺杂区；雪崩结第一掺杂区对应设置在每个雪崩结第二掺杂区的下部，由雪崩结第一掺杂区与雪崩结第二掺杂区形成所述的雪崩结区。
[0027]
可选的，所述雪崩结第一掺杂区的掺杂浓度范围为1e17-5e17 cm-3
，所述雪崩结第二掺杂区的掺杂浓度范围为1e19-1e20 cm-3
。
[0028]
本技术方案中，采用了深槽隔离技术分离开的雪崩结第一掺杂区与雪崩结第二掺杂区来形成雪崩结，可以有效地减小雪崩击穿电压值，减少器件的功耗与发热，提升器件的温度系数，抑制雪崩击穿电压的温度漂移。
[0029]
本发明采用深槽隔离的方法使雪崩结离散分布，达到减小雪崩结面积和结电容的目的，抑制器件的后脉冲，减小器件探测时的死时间。
附图说明
[0030]
图1是常见的dtof系统示意图；
[0031]
图2是一种典型的spad像素单元；
[0032]
图3是本发明实施例1中spad像素单元的结构图；
[0033]
图4是本发明实施例2中spad像素单元的结构图；
[0034]
图5是本发明中像素单元的阵列示意图。
具体实施方式
[0035]
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。本文中所涉及的方位词“上”、“下”、“左”和“右”，是以对应附图为基准而设定的，可以理解，上述方位词的出现并不限定本发明的保护范围。
[0036]
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终
相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
[0037]
实施例1
[0038]
如图3所述的像素单元300的各部分组成及功能描述如下：
[0039]
301为硅衬底，衬底掺杂采用第一类掺杂类型(本技术所指掺杂类型可为p型或n型，如果第一类掺杂类型为p型掺杂，则第二类掺杂类型为 n型掺杂，反之亦然)，掺杂浓度范围可选为1e16-1e17 cm-3
；302为雪崩结掺杂区，采用第二类掺杂类型，掺杂浓度范围可选为1e19-1e20 cm-3
； 303a为像素深槽隔离重掺杂区域，每个像素单元包含多个该区域，离散分布于相应的隔离深槽底部，该区域采用第一类掺杂类型，掺杂浓度范围可选为1e19-1e20 cm-3
；303b为像素侧壁重掺杂区域，采用第一类掺杂类型，掺杂浓度范围可选为1e19-1e20 cm-3
；303c为像素底部重掺杂区域，采用第一类掺杂类型，掺杂浓度范围可选为1e19-1e20 cm-3
；303a与303b、303c 电气连接在一起，所构成的区域有助于形成趋向于各个不同位置相应的雪崩结305的电势梯度，不仅有利于光生载流子的收集，也可以减小光生载流子到雪崩结区的漂移时间，减小雪崩光电二极管的时间抖动；305为雪崩结区，其由雪崩结掺杂区302与硅衬底301所形成的pn结，光生载流子进入雪崩结区后，在高电场(一般大于105v/cm)的作用可产生雪崩倍增效应，从而产生雪崩电流；306a为第一电极，306b为侧壁电极，第一电极306a和侧壁电极306b可将施加的反向偏压传导至像素侧壁重掺杂区 303b、像素底部重掺杂区303c和每个隔离深槽底部的重掺杂区303a，形成趋向于雪崩结区305的电势梯度分布；另外，侧壁电极306b还具有减小像素间串扰的重要作用；307为第二电极，该电极由多个离散的部分所组成，所有离散的部分可通过互连的方式并联到一起，该电极输出雪崩电流信号至淬灭电路和读取电路；308为深槽隔离绝缘层，其材料可为氧化硅、氮化硅或氧化硅与氮化硅的叠层，起到隔离每个分离的雪崩结区305 的作用。
[0040]
309a、309b、309c和309d分别为器件内部不同位置吸收光子后产生的光生少数载流子；310a、310b、310c和310d分别为器件内部不同位置吸收光子后产生的光生少数载流子在电势梯度分布引导下向处于不同位置的雪崩结运动的最优路径。
[0041]
与图2所示的典型的单光子雪崩二极管像素单元200相比较，图3所展示的本发明实施例1具有以下几个优势：
[0042]
(1)本发明实施例1采用深槽隔离技术将像素单元内部的大雪崩结分隔成一个个小的雪崩结，减小了雪崩结的面积和结电容，一方面可以改善器件的后脉冲，另一方面更小的结电容可以减小器件的死时间，增加光子被探测到的概率；另外，深槽隔离可以使雪崩结区305a-305d与深槽底部的重掺杂区303a保持足够的距离，避免303a对雪崩结区的影响；
[0043]
(2)通过第一电极306a施加反向偏压，反向偏压通过侧壁电极306b 电气传导至重掺杂区域303b、303c和303a(303a与303b、303c电气连接在一起)，形成趋向于各个不同位置雪崩结的电势梯度，引导不同位置产生的光生少数载流子沿着最优路径漂移运动至相应的雪崩结区，因此，该发明可以有效地提升光子探测效率，减少无法探测光子的像素死区的面积，并有效改善器件的时间抖动；如图3所示，在像素不同位置产生的光生少数载流子309a、309b、309c和309d，在器件内部电势梯度分布引导下分别沿着最优路径310a、310b、310c和310d运动至相应位置的雪崩结区305a、305b、305c和305d；
[0044]
(3)本发明实施例一既可以作为前照式像素结构，也可以作为背照式像素结构，但
作为背照射式像素结构可以更有效地提升光子探测效率；
[0045]
实施例2
[0046]
如图4所示的像素单元400内各部分组成及功能描述如下：
[0047]
401为硅衬底，衬底掺杂采用第一类掺杂类型(本技术所指掺杂类型可为p型或n型，如果第一类掺杂类型为p型掺杂，则第二类掺杂类型为n型掺杂，反之亦然)，掺杂浓度范围可选为1e13-1e15 cm-3
，；402a为雪崩结第一掺杂区，采用第一类掺杂类型，掺杂浓度范围可选为1e17-5e17 cm-3
；402b为雪崩结第二掺杂区，采用第二类掺杂类型，掺杂浓度范围可选为1e19-1e20 cm-3
；403a为像素深槽隔离重掺杂区域，每个像素单元包含多个该区域，离散分布于相应的隔离深槽底部，该区域采用第一类掺杂类型，掺杂浓度范围可选为1e19-1e20 cm-3
；403b为像素侧壁重掺杂区域，采用第一类掺杂类型，掺杂浓度范围可选为1e19-1e20 cm-3
；403c为像素底部重掺杂区域，采用第一类掺杂类型，掺杂浓度范围可选为1e19-1e20 cm-3
；403a与403b、403c电气连接在一起，所构成的区域有助于形成趋向于各个不同位置相应的雪崩结405的电势梯度，不仅有利于光生载流子的收集，也可以减小光生载流子到雪崩结区的漂移时间，减小雪崩光电二极管的时间抖动；405为雪崩结区，其由雪崩结第一掺杂区402a与雪崩结第二掺杂区402b所形成的pn结，光生载流子进入雪崩结区后，在高电场(一般大于105v/cm)的作用可产生雪崩倍增效应，从而产生雪崩电流；
[0048]
406a为第一电极，406b为侧壁电极，第一电极406a和侧壁电极406b 可将施加的反向偏压传导至像素侧壁重掺杂区403b、像素底部重掺杂区 403c和每个隔离深槽底部的重掺杂区403a，形成趋向于雪崩结区405的电势梯度分布；另外，侧壁电极406b还具有减小像素间串扰的重要作用； 407为第二电极，该电极由多个离散的部分所组成，所有离散的部分可通过互连的方式并联到一起，该电极输出雪崩电流信号至淬灭电路和读取电路；408为深槽隔离绝缘层，其材料可为氧化硅、氮化硅或氧化硅与氮化硅的叠层，起到隔离每个分离的雪崩结区405的作用。
[0049]
与图3所示实施例1相比较，本实施例1除了具有实施例1所具有的优势意外，该实施例采用了深槽隔离技术分离开的雪崩结第一掺杂区402a 与雪崩结第二掺杂区402b来形成雪崩结，而非采用雪崩结掺杂区302与衬底301来形成雪崩结；因此，相对于实施例1来说，实施例2可以有效地减小雪崩击穿电压值，减少器件的功耗与发热，提升器件的温度系数，抑制雪崩击穿电压的温度漂移；另外，实施例2可在一定程度上增加在相同过偏压下的器件的雪崩概率，从而增加器件的光子探测效率。
[0050]
图5展示了本发明的像素单元阵列50的布局示意图(本发明的像素阵列示意)。该像素单元阵列50的各部分组成及功能描述如下：
[0051]
51为该像素单元阵列中的一个像素单元的示意图；510为图2所展示的典型的单光子雪崩二极管一个像素单元的布局示意图，5100为该像素单元的雪崩结区示意图，5101为该像素单元的第二电极；511和512可作为图3或图4所展示的深槽离散隔离的单光子雪崩二极管一个像素单元的布局示意图，5110和5120为该像素单元的雪崩结区示意图，5111和5121 为该像素单元的第二电极与侧壁电极；
[0052]
由图5可见，采用深槽隔离方法可以将像素单元中大面积的雪崩结区减小为多个离散分布的小雪崩结区，从而减小雪崩结的面积和总的雪崩结电容值，减小后脉冲和死时间对器件的影响。
[0053]
以上所述仅为本发明的较佳实施举例，并不用于限制本发明，凡在本发明精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种深槽隔离的spad像素单元，其特征在于，包括采用第一类掺杂类型的硅衬底，具有第二类掺杂类型的雪崩结掺杂区；所述硅衬底的上部设有深槽隔离绝缘层，所述深槽隔离绝缘层间隔分布有多个深槽，每个深槽内均有所述的雪崩结掺杂区，各雪崩结掺杂区的下部为雪崩结区。2.根据权利要求1所述的深槽隔离的spad像素单元，其特征在于，所述深槽隔离绝缘层的底部两深槽间设有采用第一类掺杂类型的像素深槽隔离重掺杂区域；所述硅衬底的侧面具有采用第一类掺杂类型的像素侧壁重掺杂区域，底部具有采用第一类掺杂类型的像素底部重掺杂区域。3.根据权利要求1所述的深槽隔离的spad像素单元，其特征在于，所述硅衬底的掺杂浓度范围为1e16-1e17cm-3
，所述雪崩结掺杂区的掺杂浓度范围为1e19-1e20cm-3
，所述像素深槽隔离重掺杂区域、像素侧壁重掺杂区域和像素底部重掺杂区域的掺杂浓度范围为1e19-1e20cm-3
。4.根据权利要求1所述的深槽隔离的spad像素单元，其特征在于，所述深槽隔离绝缘层上设有第一电极，沿所述像素侧壁重掺杂区域像素侧壁重掺杂区域向下延伸的侧壁电极，和位于所述雪崩结掺杂区的第二电极。5.根据权利要求4所述的深槽隔离的spad像素单元，其特征在于，所述第二电极为多个，并联连接各深槽内的雪崩结掺杂区。6.根据权利要求1所述的深槽隔离的spad像素单元，其特征在于，所述深槽隔离绝缘层为氧化硅、氮化硅或氧化硅与氮化硅的叠层，具有隔离每个分离的雪崩结区的作用。7.根据权利要求1所述的深槽隔离的spad像素单元，其特征在于，每个深槽内的雪崩结掺杂区包括采用第一类掺杂类型的雪崩结第一掺杂区，和采用第二类掺杂类型的雪崩结第二掺杂区；雪崩结第一掺杂区对应设置在每个雪崩结第二掺杂区的下部，由雪崩结第一掺杂区与雪崩结第二掺杂区形成所述的雪崩结区。8.根据权利要求7所述的深槽隔离的spad像素单元，其特征在于，所述雪崩结第一掺杂区的掺杂浓度范围为1e17-5e17cm-3
，所述雪崩结第二掺杂区的掺杂浓度范围为1e19-1e20cm-3
。

技术总结
本发明公开一种深槽隔离的SPAD像素单元，包括采用第一类掺杂类型的硅衬底，具有第二类掺杂类型的雪崩结掺杂区；所述硅衬底的上部设有深槽隔离绝缘层，所述深槽隔离绝缘层间隔分布有多个深槽，每个深槽内均有所述的雪崩结掺杂区，各雪崩结掺杂区的下部为雪崩结区。本发明采用深槽隔离的方法使雪崩结离散分布，达到减小雪崩结面积和结电容的目的，抑制器件的后脉冲，减小器件探测时的死时间。减小器件探测时的死时间。减小器件探测时的死时间。


技术研发人员：解海艇 陈驰 李安
受保护的技术使用者：深圳市安思疆科技有限公司
技术研发日：2021.12.31
技术公布日：2023/7/22