一种环栅晶体管及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种环栅晶体管及其制造方法。


背景技术：

2.随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠不仅形成在沟道的顶部和侧壁上、还形成在沟道的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应。
3.但是，采用现有的制造方法在抑制环栅晶体管的寄生沟道漏电的同时，会导致环栅晶体管的工作性能降低或集成难度较大等问题。


技术实现要素：

4.本发明的目的在于提供一种环栅晶体管及其制造方法，用于在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。
5.为了实现上述目的，第一方面，本发明提供了一种环栅晶体管，该环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。
6.上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度、且半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度。半导体基底位于沟道区下方的部分分别与自身位于源区和漏区下方的部分一体成型。栅堆叠结构形成在半导体基底上、且环绕在沟道区的外周。栅堆叠结构位于沟道区下方的部分将位于沟道区与半导体基底之间的空隙填充满。
7.采用上述技术方案的情况下，本发明提供的环栅晶体管中，半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度、且半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度。此时，沿有源结构的长度方向，半导体基底具有的有源区的部分为类“凹”型结构，并且半导体基底向内凹入的部分位于沟道区的下方。同时，栅堆叠结构位于沟道区下方的部分将位于沟道区与半导体基底之间的空隙填充满。在此情况下，与现有环栅晶体管中，栅堆叠结构位于沟道区与半导体基底之间的空隙内的部分仅与半导体基底的较为平坦的顶表面接触相比，本发明提供的环栅晶体管中栅堆叠结构与半导体基底向内凹入的部分的表面接触，可以增大二者之间的接触面积，进而增加了与半导体基底位于沟道区下方的部分(寄生沟道)接触的栅堆叠结构的长度，从而增强了栅堆叠结构对半导体基底位于沟道区下方的部分的控制能力，进而抑制了寄生沟道漏电，利于提升环栅晶体管的工作性能。另外，栅堆叠结构对半导体基底位于沟道区下方的部分的控制能力增强，还利于降低半导体基底位于沟道区下方的杂质掺杂浓度，即无须对半导体基底位于沟道区下方的部分进行较高浓度、且相反导电类型的杂质掺杂就可以抑制寄生沟道漏电，进而还可以解决现有环栅晶体管中为抑制寄生沟道漏电而导致半导体基底位于沟道区下方的部分掺杂浓度较高而出现带间隧穿问题。
8.其次，本发明提供的环栅晶体管不具有采用现有防穿通注入工艺形成的阻挡层，即无须采用离子注入工艺在用于制造有源结构的鳍部的中下部注入与源区和漏区导电类型相反的杂质，从而可以解决采用防穿通注入工艺形成阻挡层时会对用于鳍部造成损伤、以及影响沟道区中载流子迁移率的问题。并且，本发明提供的环栅晶体管只需要在释放沟道区后，采用刻蚀工艺对半导体基底位于沟道区下方的部分进行刻蚀即可实现抑制寄生沟道漏电，无须采用操作复杂的介质隔离工艺在有源结构和半导体基底之间形成隔离层，降低环栅晶体管的集成难度，利于提高环栅晶体管的良率。
9.第二方面，本发明还提供了一种环栅晶体管的制造方法，该环栅晶体管的制造方法包括：首先，提供一半导体基底。接下来，在半导体基底上形成有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。接下来，采用刻蚀工艺对半导体基底位于沟道区下方的部分进行处理，使得半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度、且半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度。半导体基底位于沟道区下方的部分分别与自身位于源区和漏区下方的部分一体成型。接下来，形成环绕在沟道区外周的栅堆叠结构。
10.本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
附图说明
11.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
12.图1为本发明实施例提供的环栅晶体管在制造过程中的结构示意图一；
13.图2为本发明实施例提供的环栅晶体管在制造过程中的结构示意图二；
14.图3为本发明实施例提供的环栅晶体管在制造过程中的结构示意图三；
15.图4为本发明实施例提供的环栅晶体管在制造过程中的结构示意图四；
16.图5为本发明实施例提供的环栅晶体管在制造过程中的结构示意图五；
17.图6为本发明实施例提供的环栅晶体管在制造过程中的结构示意图六；
18.图7为本发明实施例提供的环栅晶体管在制造过程中的结构示意图七；
19.图8为本发明实施例提供的环栅晶体管在制造过程中的结构示意图八；
20.图9为本发明实施例提供的环栅晶体管在制造过程中的结构示意图九；
21.图10为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十；
22.图11为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十一；
23.图12为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十二；
24.图13为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十三；
25.图14为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十四；
26.图15为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十五；
27.图16为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十六；
28.图17为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十七；
29.图18为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十八；
30.图19中的(1)、(2)和(3)部分分别为本发明实施例提供的环栅晶体管在制造过程
中的结构示意图十九、示意图二十和示意图二十一；
31.图20中的(1)和(2)部分分别为本发明实施例提供的环栅晶体管在制造过程中的结构示意图二十二和示意图二十三；
32.图21中的(1)、(2)和(3)部分分别为本发明实施例提供的环栅晶体管在制造过程中的结构示意图二十四、示意图二十五和示意图二十六；
33.图22中的(1)和(2)部分分别为本发明实施例提供的环栅晶体管在制造过程中的结构示意图二十七和示意图二十八。
34.附图标记：11为半导体衬底，12为浅槽隔离结构，13为鳍状结构，14为叠层，15为牺牲层，16为沟道层，17为刻蚀停止层，18为预形成材料层，19为半导体基底，20为牺牲栅，21为栅极侧墙，22为凹口，23为内侧墙，24为源区，25为漏区，26为介电层，27为沟道区，28为预形成层，29为栅堆叠结构。
具体实施方式
35.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
36.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
37.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
38.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
39.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
40.随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠结构不仅形成在沟道的顶部和侧壁上、还形成在沟道的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应，使得环栅晶体管具有更
高的工作性能。
41.而采用现有的制造方法在抑制环栅晶体管的寄生沟道漏电的同时，会导致环栅晶体管的工作性能降低或集成难度较大等问题。具体的，现有的制造方法通常采用以下两种工艺，抑制环栅晶体管中的寄生沟道漏电：
42.第一种：在衬底上形成至少一层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层；并自叠层的顶部向下刻蚀至部分衬底，以形成鳍部。接下来，在衬底暴露在鳍部之外的部分上形成浅槽隔离结构后，通常会通过防穿通注入工艺至少向鳍部中注入与环栅晶体管导电类型相反的杂质离子，以在鳍部的中下部(即鳍部所包括的衬底被刻蚀的部分)内形成阻挡层，从而利用高掺杂的阻挡层来抑制寄生沟道的漏电。
43.第二种：在衬底上形成至少一层叠层前，形成一层待氧化层。此时，在获得鳍部后，在鳍部与衬底之间具有待氧化层的剩余部分。接下来，在形成源区和漏区前，采用选择性氧化等工艺，仅将待氧化层氧化为隔离层。在此情况下，在形成包括源区、漏区和沟道区的有源结构后，该有源结构可以通过隔离层与衬底隔离开，从而抑制寄生沟道漏电。
44.但是，针对上述第一种采用防穿通注入工艺抑制漏电的方式，在形成上述阻挡层之前，已在衬底上行形成了经刻蚀后的沟道层，而该膜层为用制造环栅晶体管具有的纳米线或片的膜层。在此情况下，在通过防穿通注入工艺向鳍状结构的中下部注入杂质离子形成阻挡层的过程中，上述经刻蚀后的沟道层中可能存在注入的杂质离子，导致环栅晶体管具有的纳米线或片内的载流子迁移率降低。并且，因需要向鳍状结构的中下部形成阻挡层，故杂质离子的注入能量较大。基于此，在执行上述防穿通注入工艺时，可能会对经刻蚀后的沟道层造成损伤，进而影响纳米线或片的质量，降低环栅晶体管的导电性能。
45.另外，上述第二种采用介质隔离工艺抑制寄生沟道漏电的方式，实现待氧化层的选择性氧化等操作过程过于复杂，导致环栅晶体管的集成难度较大。
46.为了解决上述技术问题，本发明实施例提供了一种环栅晶体管及其制造方法。其中，在本发明实施例提供的环栅晶体管中，半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度、且半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度，以在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。
47.第一方面，本发明实施例提供了一种环栅晶体管。如图21中的(1)至(3)部分、以及图22中的(1)和(2)部分所示，该环栅晶体管包括：半导体基底19、有源结构和栅堆叠结构29。上述有源结构形成在半导体基底19上。有源结构包括源区24、漏区25、以及位于源区24和漏区25之间的沟道区27。半导体基底19位于沟道区27下方的部分的最大顶部高度小于自身与源区24接触的部分的顶部高度、且半导体基底19位于沟道区27下方的部分的最大顶部高度小于自身与漏区25接触的部分的顶部高度。半导体基底19位于沟道区27下方的部分分别与自身位于源区24和漏区25下方的部分一体成型。栅堆叠结构29形成在半导体基底19上、且环绕在沟道区27的外周。栅堆叠结构29位于沟道区27下方的部分将位于沟道区27与半导体基底19之间的空隙填充满。
48.具体来说，从结构方面来讲，上述半导体基底的具体结构可以根据实际的应用场景设置，此处不做具体限定。
49.示例性的，如图21中的(1)至(3)部分所示，半导体基底可以为硅衬底、锗硅衬底或
锗衬底等其上未形成有任何结构的半导体衬底11。
50.或者，半导体基底还可以为其上形成有一些结构的衬底。示例性的，如图22中的(1)和(2)部分所示，上述半导体基底19可以包括半导体衬底11、以及位于半导体衬底11和有源结构之间的刻蚀停止层17。该刻蚀停止层17为第一轻掺杂半导体层、且第一轻掺杂半导体层的导电类型分别与源区24和漏区25的导电类型相反；或者，刻蚀停止层17为第一本征半导体层。刻蚀停止层17的材料不同于半导体衬底11的材料。
51.具体的，如图19中的(1)至(3)部分、以及图20中的(1)和(2)部分所示，因该刻蚀停止层17的材料不同于半导体衬底11的材料，故在对半导体基底19位于沟道区27下方的部分进行刻蚀后，会停止至刻蚀停止层17的顶表面。换句话说，可以通过设置刻蚀停止层17的方式，实现对半导体基底19位于沟道区27下方的部分向内凹入的深度大小的精确控制，防止半导体基底19位于沟道区27下方的部分被过度刻蚀而影响环栅晶体管的良率，还可以防止半导体基底19位于沟道区27下方的部分向内凹入的深度较小而导致抑制寄生沟道漏电的效果不显著，从而在确保环栅晶体管具有较高良率的情况下，也具有优异的电学性能。
52.其中，上述刻蚀停止层的材料可以为不同于半导体衬底的任一种半导体材料，只要能够应用于本发明实施例提供的环栅晶体管中均可。例如：在半导体衬底的材料为硅的情况下，刻蚀停止层的材料可以为锗硅等。至于刻蚀停止层的厚度可以根据实际需求进行设置，只要能够应用至本发明实施例提供的环栅晶体管中均可。例如：刻蚀停止层的厚度可以大于等于5nm、且小于等于15nm。
53.至于刻蚀停止层的导电类型，其可以为掺杂有与源区和漏区导电类型相反的杂质。此时，刻蚀停止层为第一轻掺杂半导体层。该第一轻掺杂半导体层可以分别与源区和漏区形成反向偏置的pn结，进一步抑制漏电。其中，该第一轻掺杂半导体层内的杂质掺杂浓度可以根据实际需求设置。例如：上述第一轻掺杂半导体层内杂质的掺杂浓度可以大于等于1
×e15 cm-3
、且小于等于5
×e17
cm-3
。
54.在一些情况下，如图22中的(1)和(2)部分所示，上述半导体基底19还可以包括位于刻蚀停止层17上的预形成层28。该预形成层28为第二轻掺杂半导体层、且第二轻掺杂半导体层的导电类型分别与源区24和漏区25的导电类型相反，或预形成层28为第二本征半导体层。预形成层28的材料与半导体衬底11的材料相同。
55.具体的，如图18、以及图20中的(1)和(2)部分所示，通过对用于制造预形成层28的预形成材料层18位于沟道区27下方的部分进行刻蚀，以实现半导体基底19位于沟道区27下方的部分向半导体基底19内凹入。基于此，该预形成层28的厚度可以根据实际应用场景中对半导体基底19位于沟道区27下方的部分向内凹入的深度要求进行设置，此处不做具体限定。至于预形成层28的材料，其是与半导体衬底11材料相同的半导体材料。例如：在半导体衬底11的材料为硅的情况下，预形成层28的材料也为硅。
56.至于预形成层的导电类型，其可以为掺杂有与源区和漏区导电类型相反的杂质。此时，预形成层为第二轻掺杂半导体层。该第二轻掺杂半导体层可以分别与源区和漏区形成反向偏置的pn结，进一步抑制漏电。其中，该第二轻掺杂半导体层内的杂质掺杂浓度可以根据实际需求设置。例如：上述第二轻掺杂半导体层内杂质的掺杂浓度可以大于等于1
×e15
cm-3
、且小于等于5
×e17
cm-3
。
57.从形貌方面来讲，半导体基底位于沟道区下方的部分的表面形貌可以根据半导体
基底的具体结构、以及实际应用场景确定。示例性的，如图21中的(1)部分、以及图22中的(1)部分所示，上述半导体基底19位于沟道区27下方的部分的表面可以为平面。或者，如图21中的(2)和(3)部分、以及图22中的(2)部分所示，上述半导体基底19位于沟道区27下方的部分的表面也可以为向半导体基底19内凹入的锥面或梯台面。由锥面或梯台面围成的空间的横截面积沿背离半导体基底19的方向逐渐增大。
58.由此可见，半导体基底位于沟道区下方的部分的表面形貌具有多种可能的实现方案。每种方案中，半导体基底位于沟道区下方的部分的表面积可能不同，因此可以根据对半导体基底位于沟道区下方的部分的形貌进行调整的方式，实现对栅堆叠结构与半导体基底位于沟道区下方的部分之间的接触面积的调整，进而对栅堆叠结构对半导体基底位于沟道区下方的部分的控制能力的调整。
59.至于上述半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度的差值、以及上述半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度的差值大小可以根据实际应用场景设置，此处不做具体限定。示例性的，如图21中的(1)至(3)部分、以及图22中的(1)和(2)部分所示，上述半导体基底19位于沟道区27下方的部分的最大顶部高度比自身与源区24接触的部分的顶部高度小10nm至30nm。并且，半导体基底19位于沟道区27下方的部分的最大顶部高度比自身与漏区25接触的部分的顶部高度小10nm至30nm。
60.对于上述有源结构来说，有源结构包括的源区、漏区和沟道区的材料可以为硅、锗硅或锗等半导体材料。沟道区可以具有至少一个纳米结构。并且，每个纳米结构与半导体基底之间均具有空隙。其中，当沟道区包括至少两个纳米结构时，不同纳米结构可以沿栅堆叠结构的长度方向间隔设置；或者，如图21中的(1)至(3)部分、以及图22中的(1)和(2)部分所示，不同纳米结构还可以沿半导体基底19的厚度间隔设置。
61.对于上述栅堆叠结构来说，如图21中的(1)至(3)部分、以及图22中的(1)和(2)部分所示，该栅堆叠结构29可以包括栅介质层、以及形成在栅介质层上的栅极。该栅介质层形成在半导体基底19对应栅极形成区的部分上、以及环绕在沟道区27的外周。栅介质层的材料可以为hfo2、zro2、tio2或al2o3等绝缘材料。上述栅极的材料可以为tin、tan或tisin等导电材料。
62.采用上述技术方案的情况下，如图21中的(1)至(3)部分、以及图22中的(1)和(2)部分所示，本发明实施例提供的环栅晶体管中，半导体基底19位于沟道区27下方的部分的最大顶部高度小于自身与源区24接触的部分的顶部高度、且半导体基底19位于沟道区27下方的部分的最大顶部高度小于自身与漏区25接触的部分的顶部高度。此时，沿有源结构的长度方向，半导体基底19具有的有源区24的部分为类“凹”型结构，并且半导体基底19向内凹入的部分位于沟道区27的下方。同时，栅堆叠结构29位于沟道区27下方的部分将位于沟道区27与半导体基底19之间的空隙填充满。在此情况下，与现有环栅晶体管中，栅堆叠结构29位于沟道区27与半导体基底19之间的空隙内的部分仅与半导体基底19的较为平坦的顶表面接触相比，本发明实施例提供的环栅晶体管中栅堆叠结构29与半导体基底19向内凹入的部分的表面接触，可以增大二者之间的接触面积，进而增加了与半导体基底19位于沟道区27下方的部分(寄生沟道)接触的栅堆叠结构29的长度，从而增强了栅堆叠结构29对半导体基底19位于沟道区27下方的部分的控制能力，进而抑制了寄生沟道漏电，利于提升环栅
晶体管的工作性能。另外，栅堆叠结构29对半导体基底19位于沟道区27下方的部分的控制能力增强，还利于降低半导体基底19位于沟道区27下方的杂质掺杂浓度，即无须对半导体基底19位于沟道区27下方的部分进行较高浓度、且相反导电类型的杂质掺杂就可以抑制寄生沟道漏电，进而还可以解决现有环栅晶体管中为抑制寄生沟道漏电而导致半导体基底19位于沟道区27下方的部分掺杂浓度较高而出现带间隧穿问题。
63.其次，本发明提供的环栅晶体管不具有采用现有防穿通注入工艺形成的阻挡层，即无须采用离子注入工艺在用于制造有源结构的鳍部的中下部注入与源区和漏区导电类型相反的杂质，从而可以解决采用防穿通注入工艺形成阻挡层时会对用于鳍部造成损伤、以及影响沟道区中载流子迁移率的问题。并且，本发明提供的环栅晶体管只需要在释放沟道区后，采用刻蚀工艺对半导体基底位于沟道区下方的部分进行刻蚀即可实现抑制寄生沟道漏电，无须采用操作复杂的介质隔离工艺在有源结构和半导体基底之间形成隔离层，降低环栅晶体管的集成难度，利于提高环栅晶体管的良率。
64.在一些情况下，上述环栅晶体管还可以包括浅槽隔离结构、栅极侧墙、内侧墙和介电层。如图13和图14所示，上述浅槽隔离结构12位于半导体基底19上，用于将半导体基底19具有的不同有源区隔离开，防止漏电。浅槽隔离结构12的厚度可以根据实际情况设置。浅槽隔离结构12的材料可以为sin、si3n4、sio2或sico等绝缘材料。如图21中的(1)至(3)部分、以及图22中的(1)和(2)部分所示，上述栅极侧墙21和内侧墙23均形成在栅堆叠结构29沿自身长度方向的两侧。栅极侧墙21用于将栅极与后续形成的其它导电结构隔离开，提高环栅晶体管的电学稳定性。上述内侧墙23位于栅堆叠结构29与源区24之间、以及栅堆叠结构29与漏区25之间，用于限制栅堆叠结构29的长度。上述介电层26覆盖在半导体基底19上、且其顶部与环栅晶体管包括的栅堆叠结构29的顶部平齐，用于保护环栅晶体管包括的源区24和漏区25在去除牺牲栅时不受刻蚀和清洗等操作的影响。上述栅极侧墙21、内侧墙23和介电层26的材料可以根据实际应用场景设置，只要能够应用至本发明实施例提供的环栅晶体管中均可。
65.第二方面，本发明实施例提供了一种环栅晶体管的制造方法。下文将根据图1至图22中的(1)和(2)部分示出的操作的立体图或断面图，对制造过程进行描述。具体的，该环栅晶体管的制造方法包括以下步骤：
66.首先，提供一半导体基底。该半导体基底的具体结构可以参考前文，此处不再赘述。
67.其中，当所制造的环栅晶体管中半导体基底包括半导体基底，刻蚀停止层和预形成层时，可以采用外延生长等工艺在半导体衬底上依次形成用于制造刻蚀停止层和预形成层的相应材料层。
68.接下来，如图17和图18所示，在半导体基底19上形成有源结构。有源结构包括源区24、漏区25、以及位于源区24和漏区25之间的沟道区27。
69.具体的，该有源结构的材料各沟道区的具体结构可以参考前文，此处不再赘述。示例性的，上述在半导体基底上形成有源结构，可以包括步骤：如图3和图4所示，在半导体基底19上形成鳍状结构13。沿半导体基底19的厚度方向，鳍状结构13包括至少一层叠层14，每层叠层14包括牺牲层15、以及位于牺牲层15上的沟道层16。接下来，如图7和图8所示，沿栅堆叠结构29的长度方向，选择性去除鳍状结构位于两侧边缘区域的部分。接下来，如图13和
图14所示，在鳍状结构的剩余部分沿长度方向的两侧分别形成源区24和漏区25。接下来，如图17和图18所示，去除牺牲层的剩余部分，使得沟道层的剩余部分形成沟道区27。
70.其中，上述每层沟道层用于制造环栅晶体管中沟道区包括的相应纳米结构，因此可以根据沟道区包括的纳米结构的材料、厚度和排布方式确定鳍状结构包括的沟道区的材料、厚度和层数。
71.至于上述牺牲层，去除牺牲层后可以释放栅堆叠结构的部分形成空间，因此可以根据栅堆叠结构的尺寸确定牺牲层的尺寸。牺牲层的材料可以是与沟道层不同的任一种材料。例如：在沟道层的材料为锗硅的情况下，上述牺牲层的材料可以为硅。
72.另外，牺牲层的材料可以与半导体基底的至少部分材料相同。此时，如图3和图4所示，位于底层的牺牲层15可以与半导体基底19一体成型。在此情况下，可以通过刻蚀半导体基底19的方式获得位于底层的牺牲层15，无须采用外延生长等工艺在半导体基底19上形成用于制造底层牺牲层15的相应材料层，简化鳍状结构13的形成过程。
73.在实际的制造过程中，如图1和图2所示，可以采用外延生长等工艺，沿半导体基底的厚度方向，在半导体基底上形成用于制造叠层的相应材料层。接着，可以采用光刻和刻蚀等工艺对用于制造叠层的相应材料层和部分半导体基底进行刻蚀，以在半导体基底上形成鳍部。接下来，如图3和图4所示，可以至少采用沉积和刻蚀等工艺，在半导体基底19暴露在鳍部之外的部分上形成浅槽隔离结构12。上述鳍部暴露在浅槽隔离结构12之外的部分为鳍状结构13。接着，如图5和图6所示，可以采用沉积和刻蚀等工艺，依次形成横跨在鳍状结构13上的牺牲栅20和栅极侧墙21。该栅极侧墙21至少形成在牺牲栅20沿长度方向的两侧。牺牲栅20的材料可以为多晶硅等材料。栅极侧墙21的材料可以参考前文。上述牺牲栅20和栅极侧墙21将鳍状结构13沿自身长度方向两侧的边缘区域暴露在外。然后，如图7和图8所示，可以在牺牲栅20和栅极侧墙21的掩膜作用下，采用刻蚀工艺选择性去除鳍状结构位于两侧边缘区域的部分。接下来，如图9和图10所示，可以对每层牺牲层暴露在外的部分进行选择性刻蚀，使得牺牲层沿长度方向的侧壁相对于沟道层的相应侧壁向内凹入，形成凹口22。接着，如图11和图12所示，可以采用沉积和刻蚀等工艺，形成填充满凹口的内侧墙23。当然，在所制造的环栅晶体管不包括内侧墙的情况下，也可以不执行上述凹口和内侧墙的形成工序。接下来，如图13和图14所示，可以采用外延生长等工艺，在鳍状结构的剩余部分沿长度方向的两侧分别形成源区24和漏区25。如图15和图16所示，可以采用沉积和平坦化等工艺，形成覆盖在半导体基底19上的介电层26，该介电层26的顶部与牺牲栅20的顶部平齐。接下来，如图17和图18所示，可以采用干法刻蚀或湿法刻蚀等工艺，至少去除牺牲栅、以及牺牲层的剩余部分，使得沟道层的剩余部分形成沟道区27，获得有源结构。
74.需要说明的是，如前文所述的，在所制造的环栅晶体管中，半导体基底包括刻蚀停止层和预形成层的情况下，如图3和图4所示，在半导体基底19上形成鳍状结构13后，半导体基底19包括半导体衬底11、刻蚀停止层17和预形成材料层18。沿半导体基底19的厚度方向，刻蚀停止层17和预形成材料层18依次设置在半导体衬底11与鳍状结构13之间。其中，上述刻蚀停止层17为第一轻掺杂半导体层、且第一轻掺杂半导体层的导电类型分别与源区和漏区25的导电类型相反，或刻蚀停止层17为第一本征半导体层。刻蚀停止层17的材料不同于半导体衬底11的材料。上述预形成材料层18为第二轻掺杂半导体材料层、且第二轻掺杂半导体材料层的导电类型分别与源区和漏区的导电类型相反，或预形成材料层18为第二本征
半导体材料层。预形成材料层18的材料与半导体衬底11的材料相同。
75.具体的，上述刻蚀停止层的材料和厚度、以及预形成材料层的材料可以参考前文。至于预形成材料层的厚度，可以根据实际应用场景对半导体基底位于沟道区下方的部分向内凹入的深度进行确定。示例性的，上述预形成材料层的厚度可以大于等于6nm、且小于等于50nm。
76.另外，还需要说明的是，可以通过多种方式来形成环栅晶体管包括的有源结构。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述有源结构。
77.接下来，如图19中的(1)至(3)部分、以及图20中的(1)和(2)部分所示，采用刻蚀工艺对半导体基底19位于沟道区27下方的部分进行处理，使得半导体基底19位于沟道区27下方的部分的最大顶部高度小于自身与源区24接触的部分的顶部高度、且半导体基底19位于沟道区27下方的部分的最大顶部高度小于自身与漏区25接触的部分的顶部高度。半导体基底19位于沟道区27下方的部分分别与自身位于源区24和漏区25下方的部分一体成型。
78.具体的，上述刻蚀工艺所采用的刻蚀剂可以根据半导体基底的材料进行确定。
79.例如：在半导体基底的材料包括硅的情况下，上述刻蚀工艺所采用的刻蚀溶液可以为氟化氢、过氧化氢和冰醋酸的混合溶液。该混合溶液中氟化氢、过氧化氢和冰醋酸溶液的化学计量比可以根据实际需求进行设置。
80.又例如：在半导体基底的材料包括硅的情况下，上述刻蚀工艺所采用的刻蚀溶液也为四甲基氢氧化氨溶液。
81.另外，上述刻蚀工艺的刻蚀时间可以根据半导体基底位于沟道区下方的部分向内凹入的深度、以及该部分的表面形貌进行确定，此处不做具体限定。
82.接下来，如图21中的(1)至(3)部分、以及图22中的(1)和(2)部分所示，可以采用原子层沉积等工艺，形成环绕在沟道区27外周的栅堆叠结构29。该栅堆叠结构29的具体结构和材料等可以参考前文，此处不再赘述。
83.本发明实施例中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
84.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
85.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

技术特征：
1.一种环栅晶体管，其特征在于，包括：半导体基底，有源结构，形成在所述半导体基底上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；所述半导体基底位于所述沟道区下方的部分的最大顶部高度小于自身与所述源区接触的部分的顶部高度、且所述半导体基底位于所述沟道区下方的部分的最大顶部高度小于自身与所述漏区接触的部分的顶部高度；所述半导体基底位于沟道区下方的部分分别与自身位于所述源区和所述漏区下方的部分一体成型；栅堆叠结构，形成在所述半导体基底上、且环绕在所述沟道区的外周；所述栅堆叠结构位于沟道区下方的部分将位于所述沟道区与所述半导体基底之间的空隙填充满。2.根据权利要求1所述的环栅晶体管，其特征在于，所述半导体基底位于沟道区下方的部分的表面为平面。3.根据权利要求1所述的环栅晶体管，其特征在于，所述半导体基底位于沟道区下方的部分的表面为向所述半导体基底内凹入的锥面或梯台面；由所述锥面或所述梯台面围成的空间的横截面积沿背离所述半导体基底的方向逐渐增大。4.根据权利要求1所述的环栅晶体管，其特征在于，所述半导体基底位于所述沟道区下方的部分的最大顶部高度比自身与所述源区接触的部分的顶部高度小10nm至30nm；所述半导体基底位于所述沟道区下方的部分的最大顶部高度比自身与所述漏区接触的部分的顶部高度小10nm至30nm。5.根据权利要求1～4任一项所述的环栅晶体管，其特征在于，所述半导体基底包括半导体衬底、以及位于所述半导体衬底和所述有源结构之间的刻蚀停止层；所述刻蚀停止层为第一轻掺杂半导体层、且所述第一轻掺杂半导体层的导电类型分别与所述源区和所述漏区的导电类型相反，或所述刻蚀停止层为第一本征半导体层；所述刻蚀停止层的材料不同于所述半导体衬底的材料。6.根据权利要求5所述的环栅晶体管，其特征在于，所述半导体基底还包括位于所述刻蚀停止层上的预形成层；所述预形成层为第二轻掺杂半导体层、且所述第二轻掺杂半导体层的导电类型分别与所述源区和所述漏区的导电类型相反，或所述预形成层为第二本征半导体层；所述预形成层的材料与所述半导体衬底的材料相同。7.根据权利要求6所述的环栅晶体管，其特征在于，所述第一轻掺杂半导体层和/或所述第二轻掺杂半导体层内杂质的掺杂浓度大于等于1
×
e
15 cm-3
、且小于等于5
×
e
17
cm-3
。8.一种环栅晶体管的制造方法，其特征在于，包括：提供一半导体基底；在所述半导体基底上形成有源结构；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；采用刻蚀工艺对所述半导体基底位于所述沟道区下方的部分进行处理，使得所述半导体基底位于所述沟道区下方的部分的最大顶部高度小于自身与所述源区接触的部分的顶部高度、且所述半导体基底位于所述沟道区下方的部分的最大顶部高度小于自身与所述漏区接触的部分的顶部高度；所述半导体基底位于沟道区下方的部分分别与自身位于所述源区和所述漏区下方的部分一体成型；形成环绕在所述沟道区外周的栅堆叠结构。9.根据权利要求8所述的环栅晶体管的制造方法，其特征在于，所述在所述半导体基底
上形成有源结构，包括：在所述半导体基底上形成鳍状结构；沿所述半导体基底的厚度方向，所述鳍状结构包括至少一层叠层，每层所述叠层包括牺牲层、以及位于所述牺牲层上的沟道层；沿所述栅堆叠结构的长度方向，选择性去除所述鳍状结构位于两侧边缘区域的部分；在所述鳍状结构的剩余部分沿长度方向的两侧分别形成所述源区和所述漏区；去除所述牺牲层的剩余部分，使得所述沟道层的剩余部分形成所述沟道区。10.根据权利要求9所述的环栅晶体管的制造方法，其特征在于，位于底层的所述牺牲层与所述半导体基底一体成型。11.根据权利要求9所述的环栅晶体管的制造方法，其特征在于，所述在所述半导体基底上形成鳍状结构后，所述半导体基底包括半导体衬底、刻蚀停止层和预形成材料层；沿所述半导体基底的厚度方向，所述刻蚀停止层和所述预形成材料层依次设置在所述半导体衬底与所述鳍状结构之间；其中，所述刻蚀停止层为第一轻掺杂半导体层、且所述第一轻掺杂半导体层的导电类型分别与所述源区和所述漏区的导电类型相反，或所述刻蚀停止层为第一本征半导体层；所述刻蚀停止层的材料不同于所述半导体衬底的材料；所述预形成材料层为第二轻掺杂半导体材料层、且所述第二轻掺杂半导体材料层的导电类型分别与所述源区和所述漏区的导电类型相反，或所述预形成材料层为第二本征半导体材料层；所述预形成材料层的材料与所述半导体衬底的材料相同。12.根据权利要求11所述的环栅晶体管的制造方法，其特征在于，所述预形成材料层的厚度大于等于6nm、且小于等于50nm；和/或，所述刻蚀停止层的厚度大于等于5nm、且小于等于15nm。13.根据权利要求8～12任一项所述的环栅晶体管的制造方法，其特征在于，在所述半导体基底的材料包括硅的情况下，所述刻蚀工艺所采用的刻蚀溶液为氟化氢、过氧化氢和冰醋酸的混合溶液；或，所述刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。

技术总结
本发明公开一种环栅晶体管及其制造方法，涉及半导体技术领域，以在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。所述环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度、且半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度。半导体基底位于沟道区下方的部分分别与自身位于源区和漏区下方的部分一体成型。栅堆叠结构环绕在沟道区的外周。栅堆叠结构位于沟道区下方的部分将位于沟道区与半导体基底之间的空隙填充满。底之间的空隙填充满。底之间的空隙填充满。


技术研发人员：李永亮 刘昊炎 罗军 王文武
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2023.04.28
技术公布日：2023/7/25