半导体结构及半导体结构的制造方法与流程

1.本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制造方法。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1t1c的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。随着动态随机存取存储器的尺寸不断缩小，存储阵列单元的尺寸也随之缩小。为应对更复杂的需求，需要不断提高动态随机存取存储器的元件密度，而提高动态随机存储器的集成度往往采取对其中的各元件进行微缩的方式实现，但是元件尺寸的进一步缩小会带来晶体管的漏电问题。


技术实现要素：

3.本公开实施例提供一种半导体结构及半导体结构的制造方法，至少有利于解决晶体管漏电的问题。
4.根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，半导体结构具有阵列区及位于所述阵列区外围的外围区，阵列区具有中心区和与所述外围区邻接的边缘区，包括：基底，横跨所述阵列区和所述外围区；多个有源柱，在所述中心区中的所述基底上间隔排布；屏蔽结构位于所述边缘区中的所述基底上，且所述屏蔽结构位于沿预设方向间隔排布的一列所述有源柱的延伸方向上；隔离沟槽，位于所述外围区中邻近所述边缘区的所述基底上。
5.在一些实施例中，在垂直于所述基底与所述有源柱接触的面方向上，所述屏蔽结构的顶面低于所述有源柱的顶面。
6.在一些实施例中，多个所述有源柱在所述基底上沿第一方向和第二方向间隔排布，其中，所述第一方向有所述第二方向相交；所述半导体结构还包括：字线，与沿所述第一方向排布的一列所述有源柱侧壁接触。
7.在一些实施例中，所述字线还接触位于沿所述第一方向排布的一列所述有源柱延伸方向上的所述屏蔽结构侧壁。
8.在一些实施例中，还包括：第一介质层，填充满相邻所述有源柱、相邻所述屏蔽结构及相邻所述有源柱与所述屏蔽结构之间的间隙；第二介质层、在所述第二介质层中间隔排布的多个电容接触结构以及第一结构，所述第二介质层位于所述第一介质层上，所述电容接触结构与所述有源柱远离所述基底的端部接触，所述第一结构贯穿所述屏蔽结构，与所述基底接触。
9.根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底及所述基底上间隔排布的多个有源柱，所述基底横跨阵列区及位于所述阵列区外围的外围区，所述阵列区包括中心区以及边缘区，所述边缘区与所述外围区相邻
接，所述有源柱位于所述阵列区的所述基底上；在所述外围区中邻近所述边缘区的所述基底上形成隔离沟槽；去除位于所述边缘区中的所述有源柱，以形成空洞区；形成屏蔽结构，所述屏蔽结构填充满所述空洞区。
10.在一些实施例中，多个所述有源柱在所述基底上沿第一方向和第二方向间隔排布，所述第一方向与所述第二方向相交；在形成所述隔离沟槽之后，还包括：形成字线，所述字线与沿所述第一方向间隔排布的一列所述有源柱的侧壁接触；在形成所述字线之后，形成所述空洞区；在形成所述隔离沟槽的步骤中，还去除所述边缘区中部分厚度的所述有源柱。
11.在一些实施例中，在形成所述隔离沟槽之前，形成所述空洞区；形成所述屏蔽结构；在形成所述隔离沟槽的步骤中，还去除所述边缘区中部分厚度的所述屏蔽结构。
12.在一些实施例中，在形成所述有源柱之后，在形成所述空洞区之前，形成第一介质层，所述第一介质层填充满相邻所述有源柱之间的间隙；在形成所述屏蔽结构的步骤中，所述第一介质层填充满相邻所述屏蔽结构之间的间隙；后续步骤还包括：形成第二介质层及在所述第二介质层中间隔排布的多个电容接触结构，其中，所述第二介质层覆盖所述第一介质层，所述电容接触结构与所述有源柱远离所述基底的端部接触。
13.在一些实施例中，形成所述电容接触结构的步骤包括：刻蚀所述第二介质层，以形成贯穿所述第二介质层的多个通孔，其中，所述通孔露出所述有源柱的顶面，所述边缘区上的所述通孔贯穿所述屏蔽结构；形成导电层，所述导电层填充满所述通孔，且覆盖所述第二介电层的顶面；去除所述第二介质层顶面上的导电层，剩余位于所述有源柱顶面上的所述导电层构成所述电容接触结构，位于所述边缘区中的所述导电层构成第一结构，所述第一结构与所述基底接触。
14.本公开实施例提供的技术方案至少具有以下优点：
15.本公开实施例提供的半导体结构，将原有边缘区中的有源柱采用屏蔽结构取代，屏蔽结构能够隔离阵列区的器件与外围区的器件；可以理解的是，相关技术中，在形成位于中心区和边缘区中的有源柱之后，其中，有源柱包括沟道区和位于沟道区两侧的源漏掺杂区，还会在边缘区与外围区之间形成隔离沟槽，在有源柱的沟道区侧壁形成字线，在远离基底的源漏掺杂区顶部形成电容接触结构，其中，形成隔离沟槽采用的工艺包括化学机械抛光工艺(cmp)，在采用化学机械抛光工艺形成隔离沟槽的过程中，还可能会去除边缘区中的部分厚度的有源柱，而这可能会导致字线与电容接触结构之间的距离缩短或者字线与电容接触结构直接接触，从而字线电流可能经电容接触结构泄漏至源漏掺杂区及沟道区的问题；本公开实施例提供的半导体结构，边缘区中未设置有有源柱，而采用屏蔽结构取代，能够避免由于边缘区中漏电问题，有利于提高半导体结构的电学性能。
附图说明
16.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1为本公开实施例提供的一种半导体结构的俯视图；
18.图2为沿图1中aa1剖面的一种剖视图；
19.图3为沿图1中bb1剖面的一种剖视图；
20.图4为沿图1中cc1剖面的一种剖视图；
21.图5为沿图1中dd1剖面的一种剖视图；
22.图6为沿图1中ee1剖面的一种剖视图；
23.图7为沿图1中aa1剖面的另一种剖视图；
24.图8为沿图1中bb1剖面的另一种剖视图；
25.图9为沿图1中cc1剖面的另一种剖视图；
26.图10为沿图1中dd1剖面的另一种剖视图；
27.图11为沿图1中ee1剖面的另一种剖视图；
28.图12为沿图1中aa1剖面的又一种剖视图；
29.图13为沿图1中bb1剖面的又一种剖视图；
30.图14为沿图1中cc1剖面的又一种剖视图；
31.图15为沿图1中dd1剖面的又一种剖视图；
32.图16至图50为本公开另一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。
具体实施方式
33.由背景技术可知，目前的半导体结构存在漏电问题。
34.相关技术中，形成有源柱及隔离沟槽的工艺步骤包括：形成有源柱，有源柱包括沟道区位于沟道区相对的两侧的源漏掺杂区，源漏掺杂区及沟道区内可以掺杂有n型元素或者p型元素，邻近基底的源漏掺杂区与位线接触；在形成有源柱之后，还在基底的外围区和阵列区之间形成隔离沟槽，隔离沟槽用于隔离有源柱与外围区的器件；后续步骤还会在沟道区侧壁形成字线，在远离基底的源漏掺杂区的顶部形成电容接触结构及电容，电容通过电容接触结构与有源柱电连接。
35.分析发现，在形成隔离沟槽的步骤需采用的工艺包括化学机械抛光工艺或者刻蚀工艺，还可能会去除邻近外围区的边缘区中部分厚度的有源柱，即，可能会去除远离基底的部分源漏掺杂区，或者将沟道区远离基底一侧的源漏掺杂区完全去除。
36.例如，形成的晶体管为无结场效应晶体管(junctionless field effect transistor，jlt)，其中，结指pn结，若沟道区掺杂元素类型与源漏掺杂区的掺杂元素类型相同，均为n型元素，在形成隔离沟槽之后，远离基底的源漏掺杂区可能会被完全去除，则字线可能与有源柱顶部的电容接触结构接触，字线电流可能会依次经过电容接触结构、沟道区、与基底接触的源漏掺杂区流至位线，不利于半导体结构的电学性能。
37.又例如，形成的晶体管为双极结型晶体管(bipolar junction transistor，bjt)，沟道区的掺杂元素类型与源漏掺杂区的掺杂元素类型相反。若晶体管的类型为pnp型，即沟道区的掺杂元素为n型元素，源漏掺杂区的掺杂元素为p型元素，在形成隔离沟槽之后，远离基底的源漏掺杂区若被完全去除，电流方向为由p型半导体材料向n型半导体材料流动，也就是说，不会存在漏电流现象，然而，在形成隔离沟槽之后，远离基底的源漏掺杂区若仅被
去除部分，字线与电容接触插塞之间距离缩短，则字线电流也可能泄漏至电容接触插塞，然后经有源柱泄漏至位线，不利于半导体结构的电学性能；若晶体管的类型为npn型，即沟道区的掺杂元素为p型元素，源漏掺杂区的掺杂元素为n型元素，在形成隔离沟槽之后，远离基底的源漏掺杂区若被完全去除，则沟道区可以与电容接触结构直接接触，字线电流可以依次经由电容接触结构、沟道区、邻近基底的源漏掺杂区泄漏至位线，不利于半导体结构的电学性能。
38.本公开实施例提供一种半导体结构，将原有边缘区中的有源柱采用屏蔽结构取代，屏蔽结构能够隔离阵列区的器件与外围区的器件，也就是说，本公开实施例提供的半导体结构中，将在形成隔离沟槽步骤中被去除部分厚度的有源柱去除，采用屏蔽结构填充这部分被去除的有源柱的区域，如此，能够避免由于边缘区中有源柱厚度减小导致的漏电问题，有利于提高半导体结构的电学性能。
39.下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
40.图1为本公开实施例提供的一种半导体结构的俯视图，图2为沿图1中aa1剖面的一种剖视图，图3为沿图1中bb1剖面的一种剖视图，图4为沿图1中cc1剖面的一种剖视图，图5为沿图1中dd1剖面的一种剖视图，图6为沿图1中ee1剖面的一种剖视图，图7为沿图1中aa1剖面的另一种剖视图，图8为沿图1中bb1剖面的另一种剖视图，图9为沿图1中cc1剖面的另一种剖视图，图10为沿图1中dd1剖面的另一种剖视图，图11为沿图1中ee1剖面的另一种剖视图，图12为沿图1中aa1剖面的又一种剖视图，图13为沿图1中bb1剖面的又一种剖视图，图14为沿图1中cc1剖面的又一种剖视图，图15为沿图1中dd1剖面的又一种剖视图。
41.参考图1至图6，半导体结构具有阵列区10及位于所述阵列区10外围的外围区20，阵列区10具有中心区30和与外围区20邻接的边缘区40；半导体结构包括基底100，基底100横跨阵列区10和外围区20。半导体结构包括多个有源柱101，在中心区30中的基底100上间隔排布。半导体结构包括屏蔽结构102，位于边缘区40中的基底100上，且屏蔽结构102位于沿预设方向间隔排布的一列有源柱101的延伸方向上。半导体结构包括隔离沟槽103，位于边缘区30与外围区20之间，用于隔离阵列区10与外围区20中的器件。也就是说，本公开实施例提供的半导体结构中，边缘区40中基底100上形成的为屏蔽结构102，而非有源柱101，屏蔽结构102能够隔离中心区30中的有源柱101与外围区20中的器件。
42.参考图7至图15，多个有源柱101在阵列区10中沿第一方向y和第二方向x间隔排布，每一有源柱101沿第三方向z延伸，其中，第一方向y、第二方向x及第三方向z三者两两相交，第一方向y和第二方向x平行于基底100与有源柱101接触的面，第三方向为垂直于基底100与有源柱101接触的面方向。有源柱101可以包括沿第三方向z依次连接的源漏掺杂区104、沟道区105及源漏掺杂区104。
43.参考图7至图9，半导体结构还可以包括字线106，字线106与沿第一方向y排布的一列有源柱101侧壁接触。其中，字线106与有源柱101的沟道区105接触。
44.半导体结构还可以包括电容接触结构107，电容接触结构107与远离基底100的源漏掺杂区104接触。
45.半导体结构还可以包括位线108，位线108沿第二方向x延伸，且位线108与沿第二方向x延伸的一列有源柱101邻近基底100的源漏掺杂区104接触。
46.可以理解的是，相关技术中，在边缘区40和中心区30中均设置有有源柱101，有源柱101邻近基底100的源漏掺杂区104与位线108接触，并在形成有源柱101之后，形成隔离沟槽103，且在形成有源柱101之后，还形成字线106和电容接触结构107，隔离共促103用于隔离最邻近外围区20的字线106与外围区20中的器件；其中，形成隔离沟槽103的工艺包括化学机械抛光工艺，或者，也可以采用刻蚀工艺形成隔离沟槽103，在采用化学机械抛光工艺或者刻蚀工艺等制造隔离沟槽103的过程中，还可能会去除边缘区40中的部分厚度的有源柱101，这会导致后续形成于沟道区侧壁的字线106与电容接触结构107之间的距离缩短，从而字线106的电流可能经电容接触结构107及有源柱101泄漏至位线108的问题。本公开实施例提供的半导体结构，将边缘区40中的有源柱101替换为屏蔽结构102，从而能够避免边缘区40中的漏电现象，有利于提高半导体结构的电学性能，且屏蔽结构102能够起到隔离有源柱101与外围区20中的器件的作用；
47.此外，相关技术中，在形成边缘区40中的字线106的过程中，需采用的工艺包括刻蚀工艺，由于阵列区10中的图案密集度与外围区20的图案密集度不同，基于刻蚀负载效应，形成于中心区30中的字线106与形成于边缘区40中的字线106可能具有不同的厚度，且边缘区40中字线106的厚度还可能受到外围区20中器件的制造工艺的影响，本公开实施例提供的半导体结构，由于边缘区40中未设置有源柱101，可以不在边缘区40中形成字线106，如此，能够降低字线106的厚度差异，保证半导体结构的性能可靠性，且有利于降低工艺成本。
48.基底100的材料为半导体材料，半导体材料可以包括基本半导体、化合物半导体或者合金半导体。例如，基本半导体可以包括锗、硅；化合物半导体可以包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、和/或iii-v族半导体材料等；合金半导体可以包括硅锗、碳化硅锗、锗锡、硅锗锡、磷化镓砷、磷化镓铟、砷化镓铟、磷化铟镓砷、砷化铝铟、和/或砷化铝镓等。在一些实施例中，基底100还可以是绝缘体上硅结构、绝缘体上锗硅结构、绝缘体上锗结构或者其组合。
49.有源柱101的材料包括半导体材料，例如，有源柱101的材料可以为硅、锗或者锗化硅。其中，有源柱101的材料与基底100的材料相同时，有源柱101与基底100可以由同一原始基底制备。
50.有源柱101还可以掺杂有n型元素或者p型元素，n型掺杂元素可以为磷(p)元素、铋(bi)元素、锑(sb)元素或砷(as)元素等
ⅴ
族元素，p型掺杂元素可以为硼(b)元素、铝(al)元素、镓(ga)元素或铟(in)元素等ⅲ族元素。有源柱101包括沿第三方向z依次连接的源漏掺杂区104、沟道区105及源漏掺杂区104，其中，源漏掺杂区104的掺杂元素类型与沟道区105的掺杂元素类型可以相反也可以相同。例如，源漏掺杂区104的掺杂元素类型与沟道区105的掺杂元素类型相反，则由该有源柱101构成的晶体管为双极结型晶体管，其中，当源漏掺杂区104掺杂有n型元素，沟道区105掺杂有p型元素，晶体管为npn型晶体管，当源漏掺杂区104掺杂有p型元素，沟道区105掺杂有n型元素，晶体管为pnp型晶体管。又例如，源漏掺杂区104的掺杂元素类型与沟道区105的掺杂元素类型相同，则由该有源柱101构成的晶体管为无结场效应晶体管。
51.隔离沟槽103可以为单层结构，隔离沟槽103的材料可以为氧化硅、氮化硅、氮氧化
硅等绝缘材料。参考图7，在一些实施例中，隔离沟槽103也可以由多个膜层构成，例如，隔离沟槽103可以包括第一膜层203以及第二膜层303，第一膜层203位于第二膜层303与基底100之间，第一膜层203的材料可以为氮化硅，第二膜层303的材料可以为氧化硅，由于氮化硅的硬度大于氧化硅的硬度，在制作邻近隔离沟槽103的字线的沟槽过程中，第一膜层能够起到支撑作用，避免隔离沟槽103坍塌。
52.参考图1，在一些实施例中，半导体结构还可以包括第一介质层109，填充满相邻有源柱101、相邻屏蔽结构102及相邻有源柱101与屏蔽结构102之间的间隙。其中，第一介质层109材料可以为氧化硅、氮化硅、氮氧化硅等绝缘材料。
53.可以理解的是，由于边缘区40中的有源柱101被屏蔽结构102取代，而边缘区40中的有源柱101会在形成隔离沟槽103的步骤中被去除部分厚度，在边缘区40中的有源柱101被屏蔽结构102取代前，在沿第三方向z上，边缘区40中的剩余有源柱101的顶面低于中心区30中有源柱101的顶面，从而在沿第三方向z上，屏蔽结构102的顶面低于有源柱101的顶面。
54.参考图7，字线106可以包括栅介电层206及导电层306，其中，栅介电层206位于导电层306与沟道区105之间，用于隔离导电层306与沟道区105，栅介电层206的材料可以为氧化铝、氧化铪、氧化锆等介电材料，导电层306的材料可以为多晶硅、钨、钼、钛、钴、钌等导电材料。
55.参考图12，在一些实施例中，字线106还接触位于沿第一方向排布的一列有源柱延伸方向上的屏蔽结构侧壁，也就是说，也可在边缘区40中形成字线106，由于边缘区40中的有源柱101由屏蔽结构102取代，边缘区40中的字线106不会被使用，剩余位于中心区30中的字线106厚度较均匀，能够保证半导体结构的性能可靠性。
56.在一些实施例中，半导体结构还可以包括第二介质层110、在第二介质层110中间隔排布第一结构111，第二介质层110位于第一介质层109上，第一结构111贯穿屏蔽结构102，与基底100接触。其中，第二介质层110的材料可以为氧化硅、氮化硅、氮氧化硅等绝缘材料。
57.第一结构111可以与电容接触结构107同步形成，从而第一结构111位于沿预设方向排布的多个电容接触结构107的延伸方向上，第一结构111的材料与电容接触结构107的材料相同。第一结构111用于隔离字线106、有源柱101与外围区20中的的器件，起到对外围区20中器件与阵列区10中器件间的屏蔽作用。
58.电容接触结构107可以为单层结构，电容接触结构107的材料可以为多晶硅、钨、钼、钛、钴、钌、氮化钛、氮化钽等导电材料。在一些实施例中，电容接触结构107可以包括电容接触垫及电容接触窗(未图示)，电容接触垫的材料可以为多晶硅，电容接触窗的材料可以为钨、钼、钛、钴、钌、氮化钛、氮化钽等金属材料或金属化合物，由于有源柱101的材料为半导体材料，相较于电容接触窗与有源柱101直接接触，由多晶硅构成的电容接触垫可以与有源柱101之间形成更好的接触，而由金属或者金属化合物构成的电容接触窗具有更好的导电性能，如此，能够保证电容接触结构107与有源柱101之间形成良好的接触，且有利于提高电容接触结构107的导电性能。
59.在一些实施例中，第二介质层110与电容接触结构107之间还可以形成有阻挡层118，阻挡层118还位于电容接触结构107与有源柱101之间，阻挡层118用于阻挡电容接触结构107中的原子与有源柱101中原子、电容接触结构107中的原子与第二介质层110中原子间
的相互扩散。其中，阻挡层118的材料可以为钛、氮化钛、氮化钽、碳化钽或者氮化钨。
60.在一些实施例中，阻挡层118还可以覆盖第一结构111的侧壁及底面，用于防止第一结果111中的原子扩散至基底100中，避免对基底100造成污染。
61.参考图1，半导体结构还可以包括有源结构114，有源结构114位于外围区中20，相邻有源结构114之间通过沟槽隔离结构113隔离，且沟槽隔离结构113还可以位于外围区20邻近边缘区40的基底100上，以隔离邻近边缘区40的有源结构114与阵列区10中的器件。
62.其中，隔离沟槽103可以位于外围区20邻近边缘区40的基底100上的沟槽隔离结构113中。
63.参考图11，有源结构114上还可以形成有第三介质层117，第三介质层中可以设置有接触插塞116以及位于相邻接触插塞116之间的栅极115，其中，第三介质层用于隔离栅极115与接触插塞116以及相邻接触插塞116，栅极115的底面与有源结构114接触，接触插塞116与有源结构114接触，用于电连接有源柱114与其他器件。
64.相应的，本公开另一实施例还提供一种半导体结构的制造方法，本公开另一实施例提供的半导体结构的制造方法能够制成前述实施例提供的半导体结构。以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
65.图16至图50为本公开另一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。
66.参考图1、图16至图20，其中，图16为沿图1中aa1剖面的剖面图，图17为沿图1中bb1剖面的剖面图，图18为沿图1中cc1剖面的剖面图，图19为沿图1中dd1剖面的剖视图，图20为沿图1中ee1剖面的剖面图。提供基底100及基底100上间隔排布的多个有源柱101，基底100横跨阵列区10及位于阵列区10外围的外围区20，阵列区10包括中心区30以及边缘区40，边缘区40与外围区20相邻接，有源柱101位于阵列区10的基底100上。
67.多个有源柱101在基底100上沿第一方向y和第二方向x间隔排布，第一方向y与第二方向x相交。有源柱101可以包括沿第三方向z依次连接的源漏掺杂区104、沟道区105及源漏掺杂区104。
68.有源柱101的材料包括半导体材料，例如，有源柱101的材料可以为硅、锗或者锗化硅。还可以对有源柱101进行掺杂，有源柱101可以掺杂有n型元素或者p型元素，n型掺杂元素可以为磷(p)元素、铋(bi)元素、锑(sb)元素或砷(as)元素等
ⅴ
族元素，p型掺杂元素可以为硼(b)元素、铝(al)元素、镓(ga)元素或铟(in)元素等ⅲ族元素。其中，源漏掺杂区104的掺杂元素类型与沟道区105的掺杂元素类型可以相反也可以相同。若源漏掺杂区104的掺杂元素类型与沟道区105的掺杂元素类型相反，则相应形成的晶体管为双极结型晶体管；若源漏掺杂区104的掺杂元素类型与沟道区105的掺杂元素类型相同，则相应形成的晶体管为无结场效应晶体管。
69.在一些实施例中，在形成有源柱101之前，还在基底100上形成位线108，位线108沿第二方向x延伸，且位线108与后续形成的沿第二方向x延伸的一列有源柱101的底面接触，也即位线108与有源柱101邻近基底100的源漏掺杂区104接触。
70.在形成有源柱101之后，还可以形成第一介质层109，第一介质层109填充满相邻有源柱101之间的间隙。其中，第一介质层109还可以覆盖有源柱101的顶面，在后续制作隔离
沟槽的步骤中，第一介质层109可以保护有源柱的顶面不被侵蚀。
71.在一些实施例中，外围区20中的基底100上还形成有有源结构114，相邻有源结构114之间通过沟槽隔离结构113隔离，且沟槽隔离结构113还可以位于外围区20邻近边缘区40的基底100上，以隔离邻近边缘区40的有源结构114与阵列区10中的器件。
72.参考图1，图24至图26及图41至图45，图24为沿图1中aa1剖面的一种剖面图，图25为沿图1中cc1剖面的一种剖面图，图26为沿图1中ee1剖面的一种剖面图，图41为沿图1中aa1剖面的一种剖面图，图42为沿图1中cc1剖面的一种剖面图，图43为沿图1中ee1剖面的一种剖面图。在外围区10中邻近边缘区40的基底100上形成隔离沟槽103，隔离沟槽103用于隔离后续步骤形成的字线与外围区20中的器件。
73.其中，隔离沟槽103可以为单层结构，隔离沟槽103的材料可以为氧化硅、氮化硅、氮氧化硅等绝缘材料。在一些实施例中，隔离沟槽103也可以由多个膜层构成，例如，隔离沟槽103可以包括第一膜层203以及第二膜层303，第一膜层203位于第二膜层303与基底100之间，第一膜层203的材料可以为氮化硅，第二膜层303的材料可以为氧化硅，由于氮化硅的硬度大于氧化硅的硬度，在制作邻近隔离沟槽103的字线的沟槽过程中，第一膜层能够起到支撑作用，避免隔离沟槽103坍塌。
74.图16至图26示出了制造由第一膜层203和第二膜层303构成的隔离沟槽103的具体工艺步骤，图16至图26仅为示意，并不对制造本公开实施例提供的隔离沟槽103构成限制。
75.参考图16至图26，其中，图21为沿图1中aa1剖面的一种剖面图，图22为沿图1中cc1剖面的一种剖面图，图23为沿图1中ee1剖面的一种剖面图，图24为沿图1中aa1剖面的一种剖面图，图25为沿图1中cc1剖面的一种剖面图，图26为沿图1中ee1剖面的一种剖面图。形成隔离沟槽103的具体步骤可以包括：刻蚀第一介质层109，以在第一介质层109中形成沟槽121，沟槽121位于外围区20邻近边缘区40的区域中；形成第一初始膜层119，第一初始膜层119覆盖第一介质层109；形成第二初始膜层120，第二初始膜层120覆盖第一初始膜层119，且位于沟槽121中的第二初始膜层120填充满沟槽121的剩余部分；依次去除沟槽121以外的第二初始膜层120和第一初始膜层119，剩余位于沟槽121中的第一初始膜层119构成第一膜层203，剩余位于构成121中的第二初始膜层120构成第二膜层303；去除有源柱101顶面上的第一介质层109。
76.依次去除沟槽121以外的第二初始膜层120和第一初始膜层119，以及去除有源柱101顶面上的第一介质层109的步骤采用的工艺可以为化学机械抛光工艺或者刻蚀工艺。
77.其中，除了可以设置第一初始膜层119和第二初始膜层120由不同的材料构成，还可以设置第一介质层109的材料与第一初始膜层119的材料不同，如此，在同一工艺步骤中，由于设置相邻膜层的材料不同，例如，第一介质层109的材料与第一初始膜层119的材料不同，相邻膜层被刻蚀的速率不同，有利于控制刻蚀停止时间，降低对有源柱101的侵蚀。
78.可以理解的是，由于阵列区10中的图案密集度大于外围区20中的图案密集度，如，阵列区10中有源柱101的图案密集度大于外围区20中的有源结构114的图案密集度，基于刻蚀负载效应，图案密集度越大刻蚀深度越小，在刻蚀边缘区40中的第二初始膜层120、第一初始膜层119和第一介质层109过程中，还可能会去除边缘区20中部分厚度的有源柱101，这可能会导致有源柱101远离基底100的源漏掺杂区104被完全去除，或者有源柱101远离基底100的源漏掺杂区104的部分被去除，由于后续步骤还会在远离基底100的源漏掺杂区104上
形成电容接触结构，在沟道区105侧壁形成字线，这可能会导致后续形成的字线能够直接与电容接触结构直接接触，或者可以缩短字线与电容接触结构之间的距离，从而可能会导致字线电流经电容接触结构、有源柱101泄漏至位线108，不利于提高形成的半导体结构的电学性能。
79.为避免由边缘区40中有源柱101构成的晶体管发生漏电问题，可以去除位于边缘区40中的有源柱101，以形成空洞区112；形成屏蔽结构103，屏蔽结构103填充满空洞区112。如此，通过去除边缘区40中的有源柱101，并采用屏蔽结构103取代这部分有源柱101，能够降低形成的半导体结构发生漏电的可能性，且屏蔽结构103能够起到隔离外围区20中的器件与阵列区10中器件的作用。
80.图27至图33为本公开实施例提供的一种形成屏蔽结构103的制造方法；图37至图47为本公开实施例提供的另一者形成屏蔽结构的制造方法。
81.参考图27至图33，图27为沿图1中aa1剖面的一种剖面图，图28为沿图1中bb剖面的一种剖面图，图29为沿图1中cc1剖面的一种剖面图，图30为沿图1中aa1剖面的一种剖面图，图31为沿图1中cc1剖面的一种剖面图，图32为沿图1中aa1剖面的一种剖面图，图33为沿图1中cc1剖面的剖面图。在一些实施例中，在形成隔离沟槽103之后，还可以包括：形成字线106，字线106与沿第一方向y间隔排布的一列有源柱101的侧壁接触；在形成字线106之后，形成空洞区122；形成屏蔽结构103，屏蔽结构103填充满空洞区122。也即在形成隔离沟槽103之后，去除边缘区40中的有源柱101，并采用屏蔽结构103填充被去除的有源柱101的区域。
82.如此，能够避免由于边缘区40中的有源柱101被去除部分厚度而导致的漏电问题，有利于提高形成的半导体结构的电学性能，且屏蔽结构103能够起到隔离阵列区10中器件与外围区20中器件的作用。此外，形成字线106的工艺可以包括刻蚀工艺，可以理解的是，基于刻蚀负载效应，由于阵列区10中的图案密集度大于外围区20中的图案密集度，形成于边缘区40中的字线106的厚度和形成于中心区30中的字线106的厚度可能存在差异，且由于边缘区40中的字线106邻近外围区20，在制造外围区20中的器件过程中，可能也会影响形成于边缘区40中的字线的厚度。本公开实施例通过在形成隔离沟槽103和字线106之后去除边缘区40中的有源柱101，形成于边缘区40中的字线106后续不会被使用，剩余位于中心区30中的字线106厚度较均匀，有利于保证形成的半导体结构的性能可靠性。
83.其中，由于在形成隔离沟槽103步骤中，还会去除边缘区40中部分厚度的有源柱101，在沿第三方向上，形成的屏蔽结构103的顶面低于剩余有源柱103的顶面。
84.字线106可以包括栅介电层206及导电层306，其中，栅介电层206位于导电层306与沟道区105之间，用于隔离导电层306与沟道区105。
85.在一些实施例中，也可以在形成隔离沟槽103之后，在形成字线106之前，去除边缘区40中的有源柱101，然后形成字线106，字线106与中心区30中的有源柱101侧壁接触。如此，能够避免由于边缘区40中的有源柱101被去除部分厚度而导致的漏电问题，有利于提高形成的半导体结构的电学性能，且屏蔽结构103能够起到隔离阵列区10中器件与外围区20中器件的作用；此外，位于中心区30中的字线106厚度较均匀，有利于保证形成的半导体结构的性能可靠性，且相较于在有源柱101侧壁形成字线106之后，再去除边缘区40中的字线106的实施例，本公开实施例无需在边缘区40中形成字线106，有利于降低工艺成本。
86.参考图37至图47，图37为沿图1中aa1剖面的一种剖面图，图38为沿图1中cc1剖面的一种剖面图，图39为沿图1中aa1剖面的一种剖面图，图40为沿图1中cc1剖面的一种剖面图，图41为沿图1中aa1剖面的一种剖面图，图42为沿图1中cc1剖面的一种剖面图，图43为沿图1中aa1剖面的剖面图，图44为沿图1中cc1剖面的一种剖面图，图45为沿图1中ee1剖面的一种剖面图。在一些实施例中，可以在形成隔离沟槽103之前，形成空洞区112；形成屏蔽结构103；在形成隔离沟槽103的步骤中，还去除边缘区40中部分厚度的屏蔽结构103。如此，能够避免由于边缘区40中的有源柱101被去除部分厚度而导致的漏电问题，有利于提高形成的半导体结构的电学性能，且屏蔽结构103能够起到隔离阵列区10中器件与外围区20中器件的作用。
87.参考图46至图47，图46为沿图1中aa1剖面的剖面图，图47为沿图1中cc1剖面的一种剖面图。在一些实施例中，可以在形成隔离沟槽103之后，形成字线106，字线106位于中心区30中，字线106沿第一方向y延伸，且覆盖沿第一方向y间隔排布的一列有源柱101的沟道区105侧壁。可以理解的是，由于前述步骤已去除边缘区40中的有源柱101，无需在边缘区40中形成字线106，有利于降低工艺成本，且能够避免边缘区40中字线106和中心区30中字线106具有不同厚度的现象，有利于保证形成的半导体结构的性能可靠性。
88.参考图34至图36及图48至图50，其中，图34为沿图1中aa1剖面的剖面图，图35为沿图1中cc1剖面的剖面图，图36为沿图1中ee1剖面的一种剖面图，图48为沿图1中aa1剖面的剖面图，图49为沿图1中cc1剖面的一种剖面图，图50为沿图1中ee1剖面的一种剖面图。后续步骤还可以包括：形成第二介质层110及在第二介质层110中间隔排布的多个电容接触结构107，其中，第二介质层110覆盖第一介质层109，电容接触结构107与有源柱101远离基底100的端部接触。
89.形成电容接触结构的步骤包括：刻蚀第二介质层110，以形成贯穿第二介质层110的多个通孔(未图示)，其中，通孔露出有源柱101的顶面，边缘区40中的通孔贯穿屏蔽结构103；形成导电层，导电层填充满通孔，且覆盖第二介电层110的顶面；去除第二介质层顶面上的导电层，剩余位于有源柱101顶面上的导电层构成电容接触结构107，位于边缘区40中的导电层构成第一结构111，第一结构111与基底100接触，其中，第一结构111用于隔离字线106、有源柱101与外围区20中的的器件，起到对外围区20中器件与阵列区10中器件间的屏蔽作用。
90.在一些实施例中，第二介质层110与电容接触结构107之间还可以形成有阻挡层118，阻挡层118还位于电容接触结构107与有源柱101之间，阻挡层118用于阻挡电容接触结构107中的原子与有源柱101中原子、电容接触结构107中的原子与第二介质层110中原子间的相互扩散。在一些实施例中，阻挡层118还可以覆盖第一结构111的侧壁及底面，用于防止第一结果111中的原子扩散至基底100中，避免对基底100造成污染。
91.参考图36及图50，在形成电容接触结构107之前，还可以在有源结构114上形成栅极115以及覆盖栅极115的第三介质层117，其中，栅极115的底面与有源结构114接触，第三介质层117还覆盖有源结构114。
92.在一些实施例中，在形成电容接触结构107的步骤中，还同步形成贯穿第三介质层117与有源结构114接触的接触插塞116，栅极115位于相邻接触插塞116之间，第三介质层117能够隔离栅极115与接触插塞116。
93.本公开实施例提供的半导体结构的制造方法，可以在形成隔离沟槽103之前，去除边缘区40中的有源柱101，并在被去除有源柱101的区域形成屏蔽结构102，如此，能够避免由于在形成隔离沟槽103步骤中，边缘区40中有源柱101被去除而导致后续形成的字线106经电容接触结构、有源柱101漏电至位线108的问题，有利于提高形成的半导体结构的电学性能，且屏蔽结构103能够起到隔离阵列区10中器件与外围区20中器件的作用；此外，由于边缘区40中有源柱101被去除，无需在边缘区40中形成字线106，有利于降低工艺成本，且不存在边缘区40中字线106与中心区30中字线106具有厚度差异的问题，有利于保证形成的半导体结构的性能可靠性。
94.或者，也可以在形成隔离沟槽103之后，去除边缘区40中的有源柱101，并在被去除有源柱101的区域形成屏蔽结构102，如此，通过去除边缘区40中厚度较小的有源柱101，能够降低发生字线106经电容接触结构、有源柱101漏电至位线108的问题，有利于提高形成的半导体结构的电学性能，且屏蔽结构103能够起到隔离阵列区10中器件与外围区20中器件的作用；此外，屏蔽结构102可以形成于隔离沟槽103之后，字线106之前，如此，无需在边缘区40中形成字线106，有利于降低工艺成本，且不存在边缘区40中字线106与中心区30中字线106具有厚度差异的问题，有利于保证形成的半导体结构的性能可靠性，或者，屏蔽结构102也可以形成于字线106之前，形成于边缘区40中的字线106不会被使用，从而有利于保证形成的半导体结构的性能可靠性。
95.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

技术特征：
1.一种半导体结构，其特征在于，半导体结构具有阵列区及位于所述阵列区外围的外围区，阵列区具有中心区和与所述外围区邻接的边缘区，半导体结构包括：基底，横跨所述阵列区和所述外围区；多个有源柱，在所述中心区中的所述基底上间隔排布；屏蔽结构，位于所述边缘区中的所述基底上，且所述屏蔽结构位于沿预设方向间隔排布的一列所述有源柱的延伸方向上；隔离沟槽，位于所述外围区中邻近所述边缘区的所述基底上。2.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述基底与所述有源柱接触的面方向上，所述屏蔽结构的顶面低于所述有源柱的顶面。3.根据权利要求1所述的半导体结构，其特征在于，多个所述有源柱在所述基底上沿第一方向和第二方向间隔排布，其中，所述第一方向有所述第二方向相交；所述半导体结构还包括：字线，与沿所述第一方向排布的一列所述有源柱侧壁接触。4.根据权利要求3所述的半导体结构，其特征在于，所述字线还接触位于沿所述第一方向排布的一列所述有源柱延伸方向上的所述屏蔽结构侧壁。5.根据权利要求1所述的半导体结构，其特征在于，还包括：第一介质层，填充满相邻所述有源柱、相邻所述屏蔽结构及相邻所述有源柱与所述屏蔽结构之间的间隙；第二介质层、在所述第二介质层中间隔排布的多个电容接触结构以及第一结构，所述第二介质层位于所述第一介质层上，所述电容接触结构与所述有源柱远离所述基底的端部接触，所述第一结构贯穿所述屏蔽结构，与所述基底接触。6.一种半导体结构的制造方法，其特征在于，包括：提供基底及所述基底上间隔排布的多个有源柱，所述基底横跨阵列区及位于所述阵列区外围的外围区，所述阵列区包括中心区以及边缘区，所述边缘区与所述外围区相邻接，所述有源柱位于所述阵列区的所述基底上；在所述外围区中邻近所述边缘区的所述基底上形成隔离沟槽；去除位于所述边缘区中的所述有源柱，以形成空洞区；形成屏蔽结构，所述屏蔽结构填充满所述空洞区。7.根据权利要求6所述的半导体结构的制造方法，其特征在于，多个所述有源柱在所述基底上沿第一方向和第二方向间隔排布，所述第一方向与所述第二方向相交；在形成所述隔离沟槽之后，还包括：形成字线，所述字线与沿所述第一方向间隔排布的一列所述有源柱的侧壁接触；在形成所述字线之后，形成所述空洞区；在形成所述隔离沟槽的步骤中，还去除所述边缘区中部分厚度的所述有源柱。8.根据权利要求6所述的半导体结构的制造方法，其特征在于，在形成所述隔离沟槽之前，形成所述空洞区；形成所述屏蔽结构；在形成所述隔离沟槽的步骤中，还去除所述边缘区中部分厚度的所述屏蔽结构。9.根据权利要求6所述的半导体结构的制造方法，其特征在于，在形成所述有源柱之后，在形成所述空洞区之前，形成第一介质层，所述第一介质层填充满相邻所述有源柱之间的间隙；在形成所述屏蔽结构的步骤中，所述第一介质层填充满相邻所述屏蔽结构之间的间
隙；后续步骤还包括：形成第二介质层及在所述第二介质层中间隔排布的多个电容接触结构，其中，所述第二介质层覆盖所述第一介质层，所述电容接触结构与所述有源柱远离所述基底的端部接触。10.根据权利要求9所述的半导体结构的制造方法，其特征在于，形成所述电容接触结构的步骤包括：刻蚀所述第二介质层，以形成贯穿所述第二介质层的多个通孔，其中，所述通孔露出所述有源柱的顶面，所述边缘区中的所述通孔贯穿所述屏蔽结构；形成导电层，所述导电层填充满所述通孔，且覆盖所述第二介电层的顶面；去除所述第二介质层顶面上的导电层，剩余位于所述有源柱顶面上的所述导电层构成所述电容接触结构，位于所述边缘区中的所述导电层构成第一结构，所述第一结构与所述基底接触。

技术总结
本公开实施例提供一种半导体结构及半导体结构的制造方法，半导体结构具有阵列区及位于阵列区外围的外围区，阵列区具有中心区和与外围区邻接的边缘区，半导体结构包括：基底，横跨阵列区和外围区；多个有源柱，在中心区中的基底上间隔排布；屏蔽结构，位于边缘区中的基底上，且屏蔽结构位于沿预设方向间隔排布的一列有源柱的延伸方向上；隔离沟槽，位于外围区中邻近边缘区的基底上。本公开实施例至少有利于解决晶体管漏电的问题。于解决晶体管漏电的问题。于解决晶体管漏电的问题。


技术研发人员：冯道欢 肖德元 蒋懿 廖昱程 胡敏锐 赵文礼 杨晨
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2023.04.27
技术公布日：2023/7/25