导电层堆叠以及半导体元件的制作方法

1.本技术案主张美国第17/573,781及17/573,832号专利申请案的优先权(即优先权日为“2022年1月12日”)，其内容以全文引用的方式并入本文中。
2.本公开关于一种导电层堆叠以及半导体元件。特别是有关于一种具有栅极接触点的导电层堆叠以及半导体元件。


背景技术：

3.半导体元件使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
4.上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。


技术实现要素：

5.本公开的一实施例提供一种导电层堆叠，包括一中介层，包括硅化钨并设置在一下层上；一填充层，包括钨并设置在该中介层上。该下层包括氮化钛且包括一柱状颗粒结构。该中介层的一厚度大于大约4.1nm。
6.本公开的另一实施例提供一种半导体元件，包括一基底；一栅极结构，设置在该基底上；一栅极接触点，包括：一栅极接触阻障层，设置在该栅极结构上并包括具有一柱状颗粒结构的氮化钛；一栅极接触中介层，设置在该栅极接触阻障层并包括硅化钨；一栅极接触填充层，设置在该栅极接触阻障层上并包括钨。该栅极接触中介层的一厚度大于大约4.1nm。
7.本公开的另一实施例提供一种导电层堆叠的制备方法，包括形成一中介层在一下层上；以及形成一填充层在该中介层上，其中该填充层包括钨。该中介层包括硅化钨且该中介层的一厚度大于大约4.1nm。该下层包括氮化钛且包括一柱状颗粒结构。
8.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一栅极结构在该基底上；以及形成一栅极接触点在该栅极结构上，包括：形成一栅极接触阻障层在该栅极结构上；形成一栅极接触中介层在该栅极接触阻障层上；以及形成一栅极接触填充层在该栅极接触阻障层上。该栅极接触阻障层包括具有一柱状颗粒结构的氮化钛。该栅极接触中介层包括硅化钨且该栅极接触中介层的一厚度大于大约4.1nm。该栅极接触填充层包括α-钨。
9.由于本公开该半导体元件的设计，该中介层形成有一厚度，该厚度大于4.1nm，以降低或避免电阻不均匀的问题。因此，可改善该半导体元件的可靠度、良率以及效能。此外，使用含锗的还原剂所沉积的该填充层可降低电阻，导致α-钨生长的薄的填充成核层，所导
致的填充块状层几乎没有或没有缺陷。
10.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
11.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号指相同的元件。
12.图1是流程示意图，例示本公开一实施例的导电层堆叠的制备方法。
13.图2及图3是剖视示意图，例示本公开一实施例制备导电层堆叠的一流程。
14.图4是流程示意图，例示本公开一实施例的半导体元件的制备方法。
15.图5是顶视示意图，例示本公开一实施例的中间半导体元件。
16.图6是剖视示意图，例示本公开一实施例制备沿着图5的剖线a-a’的剖面。
17.图7是顶视示意图，例示本公开一实施例的中间半导体元件。
18.图8是剖视示意图，例示沿着图7的剖线a-a’的剖面。
19.图9是顶视示意图，例示本公开一实施例的中间半导体元件。
20.图10是剖视示意图，例示沿着图9的剖线a-a’的剖面。
21.图11是顶视示意图，例示本公开一实施例的中间半导体元件。
22.图12是剖视示意图，例示沿着图11的剖线a-a’的剖面。
23.图13是顶视示意图，例示本公开一实施例的中间半导体元件。
24.图14是剖视示意图，例示沿着图13的剖线a-a’的剖面。
25.图15是顶视示意图，例示本公开一实施例的中间半导体元件。
26.图16是剖视示意图，例示沿着图15的剖线a-a’的剖面。
27.图17是顶视示意图，例示本公开一实施例的中间半导体元件。
28.图18是剖视示意图，例示沿着图17的剖线a-a’的剖面。
29.图19是顶视示意图，例示本公开一实施例的中间半导体元件。
30.图20及图21是剖视示意图，例示沿着图19的剖线a-a’及b-b’的剖面。
31.图22到图27是剖视示意图，例示本公开一实施例制备半导体元件的部分流程的沿图19的剖线a-a’与b-b’的剖面。
32.图28是顶视示意图，例示本公开一实施例的中间半导体元件。
33.图29及图30是剖视示意图，例示沿着图28的剖线a-a’及b-b’的剖面。
34.图31是顶视示意图，例示本公开另一实施例的中间半导体元件。
35.图32是剖视示意图，例示沿着图31的剖线a-a’的剖面。
36.图33是顶视示意图，例示本公开另一实施例的半导体元件。
37.图34是剖视示意图，例示沿着图33的剖线a-a’的剖面。
38.其中，附图标记说明如下：
39.1a：半导体元件
40.1b：半导体元件
41.10：制备方法
42.100：导电层堆叠
43.110：下层
44.120：中介层
45.121：中介成核层
46.123：中介块状层
47.130：填充层
48.131：填充成核层
49.133：填充块状层
50.20：制备方法
51.201：基底
52.203：绝缘层
53.205：主动区
54.207：介电层
55.301：井区
56.303：轻度掺杂区
57.305：杂质区
58.410：栅极结构
59.410sw：侧壁
60.411：栅极隔离层
61.413：栅极导电层
62.415：栅极罩盖层
63.417：栅极间隙子
64.500：栅极接触点
65.510：栅极接触点阻障层
66.520：栅极接触点中介层
67.521：栅极接触点中介成核层
68.523：栅极接触点中介块状层
69.530：栅极接触点填充层
70.531：栅极接触点填充成核层
71.533：栅极接触点填充块状层
72.600：第一接触点
73.610：第一接触点阻障层
74.620：第一接触点中介层
75.621：第一接触点中介成核层
76.623：第一接触点中介块状层
77.630：第一接触点填充层
78.631：第一接触点填充成核层
79.633：第一接触点填充块状层
80.701：第一开口
81.703：栅极接触点开口
82.801：第一遮罩
83.s11：步骤
84.s13：步骤
85.s15：步骤
86.s21：步骤
87.s23：步骤
88.s25：步骤
89.s27：步骤
90.s29：步骤
91.s31：步骤
92.s33：步骤
93.s35：步骤
94.s37：步骤
95.t1：厚度
96.t2：厚度
97.t3：厚度
98.t4：厚度
99.t5：厚度
100.x：方向
101.y：方向
102.z：方向
具体实施方式
103.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
104.此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
105.应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连
(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
106.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
107.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。
108.在本公开中，一半导体元件通常意指可借由利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范畴中。
109.应当理解，在本公开的描述中，上方(above)(或之上(up))对应z方向箭头的该方向，而下方(below)(或之下(down))对应z方向箭头的相对方向。
110.应当理解，“正在形成(forming)”、“已经形成(formed)”以及“形成(form)”的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一元件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、微影(photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。
111.应当理解，在本公开的描述中，文中所提到的功能或步骤可发生不同于各图式中的顺序。举例来说，连续显示的两个图式实际上可以大致同时执行，或者是有时可以相反顺序执行，其取决于所包含的功能或步骤。
112.图1是流程示意图，例示本公开一实施例的导电层堆叠100的制备方法10。图2及图3是剖视示意图，例示本公开一实施例制备导电层堆叠100的一流程。
113.请参考图1及图2，在步骤s11，可提供一基底201，一下层110可形成在基底201上。
114.请参考图2，基底201可包括一含硅材料。适合于基底201的含硅材料的例子可包括
硅、硅锗、掺碳硅锗，硅锗碳化物、掺碳硅、氮化硅及其多层，但并不以此为限。虽然硅是在晶片制造中主要使用的半导体材料，但在一些实施例中，可采用替代半导体材料作为多个附加层，例如锗、砷化镓、氮化镓、硅锗、碲化镉(cadmium telluride)、硒化锌(zinc selenide)、锗锡(germanium tin)等等，但并不以此为限。
115.请参考图2，下层110可为一阻障层或一粘着层。下层110的非限制性例子包括一导电层或是一介电层以及金属层，介电层则例如氧化硅、氮化硅、碳化硅、金属氧化物、金属氮化物、金属碳化物。在一些实施例中，下层110可为氮化钛、钛金属、氮化钨、铝化钛或是一钛氧化物。在本实施例中，下层110可为一阻障层并可包含氮化钛。氮化钛阻障层可包括一柱状颗粒结构(columnar grain structure)。
116.请参考图1及图2，在步骤s13，一中介层120可形成在下层110上。
117.请参考图2，中介层120可包括非结晶硅化钨(amorphous tungsten silicide)。中介层120的厚度t1可大于大约4.1nm。在一些实施例中，中介层120的厚度t1可大于大约4.3nm、大于大约4.6nm，或是大于大约5.2nm。在一些实施例中，中介层120的厚度t1可介于4.3nm到4.6nm之间。
118.应当理解，术语“大约(about)”修饰成分(ingredient)、部件的一数量(quantity)，或是本公开的反应物(reactant)，其表示可发生的数值数量上的变异(variation)，举例来说，其经由典型的测量以及液体处理程序(liquid handling procedures)，而该液体处理程序用于制造浓缩(concentrates)或溶液(solutions)。再者，变异的发生可源自于应用在制造组成成分(compositions)或实施该等方法或其类似方式在测量程序中的非故意错误(inadvertent error)、在制造中的差异(differences)、来源(source)、或成分的纯度(purity)。在一方面，术语“大约(about)”意指报告数值的10％以内。在另一方面，术语“大约(about)”意指报告数值的5％以内。在再另一方面，术语“大约(about)”意指报告数值的10、9、8、7、6、5、4、3、2或1％以内。
119.请参考图2，在一些实施例中，中介层120可包括一中介成核层121以及一中介块状层123。首先，中介成核层121可形成在下层110上。接下来，中介块状层123可形成在中介成核层121上。
120.在一些实施例中，中介成核层121与中介块状层123可包含硅化钨。详而言之，反应气体(例如六氟化钨(tungsten hexafluoride))、惰性载体气体(例如氩、氮以及氦)，以及期望的硅源气体可在一预混腔室中组合，然后在包括下层110的中间半导体元件上流动。初始，硅源气体可为硅烷(silane)。气体混合物可用于形成中介成核层121。形成中介成核层121之后，可转换硅源气体且二氯硅烷(dichlorosilane)可当成用于沉积中介块状层123的硅源气体。硅源气体的转换可以突然进行，或是逐渐进行。
121.在一些实施例中，该等惰性载体气体的流量可为硅源气体(不是硅烷就是二氯硅烷)的流量的5到10倍大。在一些实施例中，硅源气体(不是硅烷就是二氯硅烷)的流量又可以是反应气体的流量的大约50到100倍。在一些实施例中，硅烷流量可大约为400每分钟标准立方厘米(standard cubic centimeters per minute，sccm)。反应气体的流量可为大约4sccm。该等惰性载体气体的流量可为大约2800sccm。
122.在一些实施例中，形成中介成核层121的制程温度可小于500℃。在一些实施例中，形成中介成核层121的制程温度可大约为450℃。在一些实施例中，形成中介成核层121的制
程温度可大约为400℃或小于400℃。在一些实施例中，形成中介成核层121的制程温度可大约为250℃或大约为400℃。在一些实施例中，中介块状层123可以与形成中介成核层121的制程温度相同的一温度而形成。
123.在一些实施例中，形成中介成核层121的制程持续时间(process duration)可介于大约1秒到大约25秒之间。
124.在一些实施例中，形成中介成核层121的基底温度可介于大约200℃到大约500℃之间。
125.由于中介成核层121的存在，因此中介块状层123可使用无须任何等离子体加强技术的辅助的一制程进行沉积。因此，用于形成中介层120的设备需求可更简易，并可降低形成中介层120的成本。
126.在一些实施例中，中介成核层121的形成是可选择的。中介块状层123可直接形成在下层110上。
127.请参考图1及图3，在步骤s15，一填充层130可形成在中介层120上。
128.请参考图3，在一些实施例中，填充层130可包括一填充成核层131以及一填充块状层133。首先，填充成核层131可形成在中介层120的中介块状层123上。接下来，填充块状层133可形成在填充成核层131上。在一些实施例中，填充块状层133的一颗粒尺寸可大于30nm、大于50nm、大于70nm、大于80nm、大于85nm或是大于87nm。在一些实施例中，填充块状层133可包括α-钨。
129.在一些实施例中，填充成核层131与填充块状层133可包括钨。钨在多个积体电路元件的多个动态随机存取存储器类型的多个栅极电极以及多个字元线与位元线中可能特别有用，因为其在接下来的高温制程期间的热稳定性，其中制程温度可到达900℃或是更高。此外，钨是一种高折射材料，其具有良好的抗氧化性以及较低的一电阻率。
130.在一些实施例中，填充成核层131可具有一薄共形层，其用于促进随后在其上所形成的块状材料(即填充块状层133)。符合下面的中介层120对于支持高品质沉积可能是关键的。在一些实施例中，填充成核层131的制作技术可包含一脉冲成核层方法。
131.在该脉冲成核层方法中，反应物的脉冲可依序注入反应腔室或是从反应腔室净化，通常是借由在该等反应物之间的一净化气体的一脉冲。一第一反应物可被吸收到基底上(例如中介层120)，可用于与下一个反应物进行反应。该制程以一循环方式重复，直到达到期望的厚度为止。应当理解，该脉冲成核层方法与原子层沉积的区别通常在于其更高的操作压力范围(大于1torr)以及每个循环的更高的生长速率(每个循环大于1个单层膜生长)。在该脉冲成核层方法期间，腔室压力可介于大约1torr到大约400torr的范围之间。
132.在一些实施例中，举例来说，形成填充成核层131的反应物可为一含硼还原剂、一含硅还原剂、一含锗还原剂以及一含钨前驱物。在一些实施例中，该含硼还原剂可为甲硼烷(borane)或乙硼烷(diborane)。在一些实施例中，该含硅还原剂可为硅烷(silane)。在一些实施例中，该含钨前驱物可包括六氟化钨(tungsten hexafluoride)、六氯化钨(tungsten hexachloride)或是六羰基钨(tungsten hexacarbonyl)。在一些实施例中，该含钨前驱物可包括不含氟的有机金属化合物，例如甲基环戊二烯-二羰基亚硝酰-钨(methylcyclopentadienyl-dicarbonylnitrosyl-tungsten，mdnow)以及乙基环戊二烯-二羰基亚硝酰-钨(ethylcyclopentadienyl-dicarbonylnitrosyl-tungsten，ednow)。
133.在一些实施例中，含锗还原剂可为错烷(germane)，例如ge
nhn+4
、ge
nhn+6
、ge
nhn+8
、ge
nhm
，其中n为从1到10的一整数，且n为不同于m的一整数。举例来说，亦可使用其他含锗化合物，例如烷基锗烷(alkyl germanes)、烷基锗(alkyl germaniums)、胺基锗烷(aminogermanes)、碳锗烷(carbogermanes)、及卤素锗烷(halogermanes)。
134.形成填充成核层131的例示的制程说明如下。首先，在图2中所描述的中间半导体元件可暴露在一氢环境中的含锗还原剂的多个脉冲，以形成一层锗在中介块状层123上。在一些实施例中，含氢对锗还原剂比率可为大约10：1、大约50：1、大约70：1或是大约100：1。氢的存在可减少每周期所沉积的厚度，并降低所沉积的填充层130的电阻。
135.在一些实施例中，可使用一或多个额外的还原剂的多个脉冲，例如含硼或是含硅还原剂的多个脉冲。该等额外的还原剂可与含锗还原剂依序或是同时进行脉冲。在一些实施例中，该等脉冲之间的时间区间可介于大约0.5秒到大约5秒之间。在一些实施例中，含锗还原剂的该等脉冲是可选择的，可仅使用含硼或含硅还原剂的该等脉冲。
136.在一些实施例中，脉冲的持续时间(duration)可介于大约0.25秒到大约30秒之间、介于大约0.25秒到大约5秒之间，或是介于大约0.5秒到大约3秒之间。该脉冲可能足以使中介块状层123的表面饱和或是过饱和。在一些实施例中，可使用一载体气体，例如氩、氦或氮。在一些实施例中，可执行一可选择的净化(purge)制程，以清除仍处于气相但未吸附到中介块状层123的表面的多余含锗还原剂。该净化制程可借由在一固定压力下流动一惰性气体来进行，借此降低该腔室的压力并在开始另一次气体暴露之前重新加压该腔室。
137.接着，该中间半导体元件可暴露在该含钨前驱物的多个脉冲。该含钨前驱物与所沉积的该层锗进行反应，以形成元素钨。在一些实施例中，脉冲的持续时间可介于大约0.25秒到大约30秒、介于大约0.25秒到大约5秒或是介于大约0.5秒到大约3秒。该脉冲可足以与中介块状层123的表面上的锗吸附到表面上的多个反应位点进行反应。在一些实施例中，该等脉冲之间的时间区间可介于大约0.5秒到大约5秒之间。在一些实施例中，可使用一载体气体，例如氩、氦或氮。在一些实施例中，可在一氢环境中执行暴露在该含钨前驱物。在一些实施例中，可执行一可选择的净化(purge)制程，以清除仍处于气相但未吸附到中介块状层123的表面的多余含钨还原剂。该净化制程可借由在一固定压力下流动一惰性气体来进行，借此降低该腔室的压力并在开始另一次气体暴露之前重新加压该腔室。
138.最后，可重复暴露在含锗还原剂与含钨前驱物，直到填充成核层131的一期望厚度沉积在中介块状层123的表面上为止。暴露在含锗还原剂与含钨前驱物的该等脉冲的每一个重复可视为一周期(cycle)。在一些实施例中，填充成核层131的厚度t2可小于1nm。在一些实施例中，填充成核层131的厚度t2可介于大约1nm到大约20nm之间。在一些实施例中，填充成核层131的厚度t2可介于大约1nm到大约10nm之间。
139.在一些实施例中，暴露在含锗还原剂与含钨前驱物的该等脉冲的顺序可相反，以使含钨前驱物先进行脉冲。
140.请参考图3，举例来说，填充块状层133可借由物理气相沉积、原子层沉积、分子层沉积、化学气相沉积、原位激化辅助沉积(in-situ radical assisted deposition)、金属有机气相沉积(metalorganic chemical vapor deposition)、分子束外延法(molecular beam epitaxy)、喷溅、镀覆、蒸镀、离子束沉积、电子束沉积、激光辅助沉积、化学溶液沉积或其组合而形成在填充成核层131上。
141.举例来说，使用化学气相沉积的填充块状层133的沉积可包括将一含钨前驱物以及一共反应物流动到该中间半导体元件，该共反应物例如一还原剂，而该中间半导体元件则包括填充成核层131。制程压力的例子可介于大约10torr到大约500torr之间。基底温度的例子可介于大约250℃到大约495℃之间。举例来说，含钨前驱物可为六氟化钨(tungsten hexafluoride)、氯化钨(tungsten chloride)或是六羰基钨(tungsten hexacarbonyl)。举例来说，还原剂可为氢气、硅烷(silane)、二硅烷(disilane)、肼(hydrazine)、乙硼烷(diborane)或是错烷(germane)。
142.替代地，在一些实施例中，填充成核层131可为可选择的。填充成核层133可直接借由物理气相沉积而形成在中介块状层123上。
143.应当理解，在借由物理气相沉积所形成的填充块状层133的期间，可能会消耗由硅化钨所形成的中介层120。若是中介层120的厚度小于4.0nm的话，则在晶圆边缘的中介层120可能被完全消耗(或消耗更多)，而在晶圆中心的中介层120可能被部分消耗(或消耗更少)。因此，在晶圆边缘处具有柱状颗粒结构的下层110的底部在填充层130形成期间可能接触填充层130，以影响填充层130在晶圆边缘处的最终颗粒结构。因此，在晶圆边缘处的填充层130的电阻可能比在晶圆中心处的填充层130的电阻更差。换言之，填充层的均匀度可能更差。
144.在本实施例中，中介层120形成有大于4.0nm的一厚度，以降低或避免电阻均匀度的问题。
145.请参考图3，下层110、中介层120以及填充层130一起配置成导电层堆叠100。
146.图4是流程示意图，例示本公开一实施例的半导体元件1a的制备方法20。图5是顶视示意图，例示本公开一实施例的中间半导体元件。图6是剖视示意图，例示本公开一实施例制备沿着图5的剖线a-a’的剖面。图7是顶视示意图，例示本公开一实施例的中间半导体元件。图8是剖视示意图，例示沿着图7的剖线a-a’的剖面。
147.请参考图4到图8，在步骤s21，可提供一基底201，一绝缘层203可形成在基底201中，以界定一主动区205，且一井区301可形成在主动区205中。
148.请参考图5及图6，基底201可包括一含硅材料。适合于基底201的含硅材料的例子可包括硅、硅锗、掺碳硅锗，硅锗碳化物、掺碳硅、氮化硅及其多层，但并不以此为限。虽然硅是在晶片制造中主要使用的半导体材料，但在一些实施例中，可采用替代半导体材料作为多个附加层，例如锗、砷化镓、氮化镓、硅锗、碲化镉(cadmium telluride)、硒化锌(zinc selenide)、锗锡(germanium tin)等等，但并不以此为限。
149.可执行一系列的沉积制程以沉积一垫氧化物层(图未示)以及一垫氮化物层(图未示)在基底201上。可执行一微影制程以借由形成一遮罩层(图未示)在该垫氮化物层上而界定绝缘层203的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成沿着该垫氮化物以及该垫氧化物穿过并延伸到基底201的一沟槽(图未示)。一隔离材料可沉积进入该沟槽中。可依序执行一平坦化制程，例如化学机械研磨，以移除多余材料直到基底201的上表面暴露为止，以便形成绝缘层203。绝缘层203的上表面以及基底201的上表面可大致呈共面。举例来说，隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或是掺氟硅酸盐。
150.应当理解，在本公开的描述中，氮氧化硅表示一物质(substance)，其包含硅、氮以
及氧，且氧的一比例大于氮的一比例。氧化氮化物表示一物质，其包含硅、氧以及氮，且氮的一比例大于氧的一比例。
151.请参考图5及图6，基底201被绝缘层203所围绕的该等部分可视为主动区205。
152.请参考图7及图8，井区301可形成在主动区205中。在一些实施例中，可执行一p型杂质植入制程，以形成一井区301在主动区205中。该p型杂质植入制程可将多个杂质添加到一本质半导体中，而该本质半导体产生多个价电子的多个缺陷。在一含硅基底中，p型掺杂物的例子，即杂质，则包括硼、铝、镓或铟，但并不以此为限。在一些实施例中，井区3201可具有一第一电类型(例如p型)。
153.图9是顶视示意图，例示本公开一实施例的中间半导体元件。图10是剖视示意图，例示沿着图9的剖线a-a’的剖面。图11是顶视示意图，例示本公开一实施例的中间半导体元件。图12是剖视示意图，例示沿着图11的剖线a-a’的剖面。图13是顶视示意图，例示本公开一实施例的中间半导体元件。图14是剖视示意图，例示沿着图13的剖线a-a’的剖面。图15是顶视示意图，例示本公开一实施例的中间半导体元件。图16是剖视示意图，例示沿着图15的剖线a-a’的剖面。
154.请参考图4、图9及图10，在步骤s23，一栅极结构410可形成在井区301上。
155.请参考图9及图10，栅极结构410可形成在井区301上以及在绝缘层203上。在一顶视图中，栅极结构410可沿着方向y延伸，并与沿着方向x的主动区205交叉。
156.请参考图9及图10，栅极结构410可包括一栅极隔离层411、一栅极导电层413以及一栅极罩盖层415。栅极隔离层411可形成在井区301上。在一些实施例中，栅极隔离层411的厚度可为大约或是小于
157.在一些实施例中，举例来说，栅极隔离层411可包含氧化硅。在一些实施例中，举例来说，栅极隔离层411可包含一高介电常数的介电材料，例如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐或其组合。
158.高介电常数的介电材料的例子可包括氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化镧铪、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇、氧化钛锶、氧化钛钡、氧化锆钡、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化氮化硅或其组合，但并不以此为限。
159.在一些实施例中，栅极隔离层411可为一多层结构，举例来说，其包括一层氧化硅以及另一层高介电常数的介电材料。
160.请参考图9及图10，栅极导电层413可形成在栅极隔离层411上。在一些实施例中，举例来说，栅极导电层413可包含(掺杂)多晶硅锗、(掺杂)多晶硅锗或是其他适合的导电材料。
161.请参考图9及图10，栅极罩盖层415可形成在栅极导电层413上。举例来说，栅极罩盖层415可包含氧化硅、氮化硅、氧化氮化硅或是氮氧化硅。
162.请参考图4、图13及图14，在步骤s25，多个轻度掺杂区303可形成在井区301中并邻近栅极结构410。
163.请参考图13及图14，可使用栅极结构410当作多个遮罩而执行一n型杂质植入制程，以形成多个轻度掺杂区303在井区301中。n型杂质植入制程可将贡献多个自由电子的掺
杂物添加到一本质半导体。在一含硅基底中，n型掺杂物的例子，即杂质，包括锑、砷或磷，但并不以此为限。在一些实施例中，多个轻度掺杂区303可具有与第一电类型相对的第二电类型(例如n型)。
164.请参考图4、图13及图14，在步骤s27，一栅极间隙子417可形成在栅极结构410的一侧壁410sw。
165.请参考图13及图14，可共形地形成一层间隙子材料(图未示)以覆盖在图11及图12所描述的中间半导体元件。在一些实施例中，举例来说，间隙子材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其他适合的隔离材料。可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除间隙子材料的一些部分，且同时形成栅极间隙子417在栅极结构410的侧壁410sw上。栅极间隙子417亦可覆盖多个轻度掺杂区303的一些部分。
166.请参考图4、图15及图16，在步骤s29，多个杂质区305可形成在井区301中以及邻近栅极间隙子417。
167.请参考图15及图16，可使用栅极结构410与栅极间隙子417当作遮罩而执行一n型杂质植入制程，以形成多个杂质区305在井区301中。n型杂质植入制程可类似于在图11及图12所描述的制程，且在文中不再重复其描述。多个杂质区305可邻近多个轻度掺杂区303。在一些实施例中，多个杂质区305可具有与第一电类型相对的第二电类型(例如n型)。多个杂质区305的掺杂浓度可大于多个轻度掺杂区303的掺杂浓度。在一些实施例中，多个杂质区305的掺杂浓度可大约为1e19 atoms/cm3到大约为1e21/cm3。
168.图17是顶视示意图，例示本公开一实施例的中间半导体元件。图18是剖视示意图，例示沿着图17的剖线a-a’的剖面。图19是顶视示意图，例示本公开一实施例的中间半导体元件。图20及图21是剖视示意图，例示沿着图19的剖线a-a’及b-b’的剖面。
169.请参考图4、图17及图18，在步骤s31，一介电层207可形成在基底201上，并可形成多个第一开口701以暴露多个杂质区305。
170.请参考图17及图18，可形成介电层207以覆盖栅极结构410、栅极间隙子417、多个杂质区305以及绝缘层203。可执行一平坦化制程，例如化学机械研磨，以提供一大致平坦表面给接下来的处理步骤。举例来说，介电层207可包含二氧化硅、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、一旋涂低介电常数的介电材料、一化学气相沉积低介电常数的介电材料或其组合。如本公开整体所使用的术语“低介电常数(low-k)”表示具有小于二氧化硅的一介电常数。在一些实施例中，介电层207可包括例如一旋涂玻璃的一自平坦化材料，或是例如silk
tm
的一旋涂低介电常数的介电材料。使用自平坦化材料可避免需要在接下来执行一平坦化步骤。在一些实施例中，介电层207的制作技术可包含一沉积制程，例如包括化学气相沉积、等离子体加强化学气相沉积、蒸镀或旋转涂布。在一些实施例中，可执行一平坦化制程，例如化学机械研磨，以提供一大致平坦表面给接下来的处理步骤。
171.请参考图17及图18，多个第一开口701可沿着介电层207而形成，以分别且对应暴露多个杂质区305。多个第一开口701的制作技术可包含使用界定多个第一开口701的位置的一图案的一蚀刻制程，例如一非等向性干蚀刻制程。
172.请参考图4及图19到图21，在步骤s33，一栅极接触点开口703可沿着介电层207而形成，以暴露栅极结构410。
173.请参考图19到图21，栅极接触点开口703可沿着介电层207与栅极罩盖层415而形
成，以暴露栅极导电层413。栅极接触点开口703的制作技术可包含使用界定栅极接触点开口703的位置的一第一遮罩801的一蚀刻制程，例如一非等向性干蚀刻制程。第一遮罩801亦可在栅极接触点开口703的蚀刻制程期间覆盖多个第一开口701。在栅极接触点开口703的蚀刻制程之后，即可移除第一遮罩801。在顶视图中，栅极接触点开口703可远离主动区205。意即，栅极接触点开口703并未直接形成在主动区205上。
174.应当理解，为了清楚起见，一些元件(例如介电层207与第一遮罩801)并未显示在顶视图中。
175.图22到图27是剖视示意图，例示本公开一实施例制备半导体元件1a的部分流程的沿图19的剖线a-a’与b-b’的剖面。
176.请参考图4及图22到图27，在步骤s35，一下层110可共形地形成在基底201上，一中介层120可共形地形成在下层110上，一填充层130可形成在中介层120上。
177.请参考图22及图23，下层110可共形地形成在多个第一开口701与栅极接触点开口703中。下层110的制作技术可包含类似于在图2中所描述的一程序，且在文中不再重复其描述。
178.请参考图24及图25，中介层120可共形地形成在下层110上以及在多个第一开口701与栅极接触点开口703中。中介层120可包括一中介成核层121以及一中介块状层123。中介层120的厚度t3可大于大约4.1nm。在一些实施例中，中介层120的厚度t3可大于大约4.3nm、大于大约4.6nm，或是大于大约5.2nm。在一些实施例中，中介层120的厚度t3可介于大约4.3nm到大约4.6nm之间。中介成核层121与中介块状层123的制作技术可包含类似于在图2中所描述的一程序，且在文中不再重复其描述。
179.请参考图26及图27，填充层130可包括一填充成核层131以及一填充块状层133。填充成核层131可共形地形成在中介层120上以及在多个第一开口701与栅极接触点开口703中。填充块状层133可形成在填充成核层131上并完全填满多个第一开口701与栅极接触点开口703。填充成核层131与填充块状层133的制作技术可包含类似于在图3中所描述的一程序，且在文中不再重复其描述。
180.图28是顶视示意图，例示本公开一实施例的中间半导体元件。图29及图30是剖视示意图，例示沿着图28的剖线a-a’及b-b’的剖面。
181.请参考图4及图28到图30，在步骤s37，可执行一平坦化制程以形成多个第一接触点600在多个第一开口701中以及形成一栅极接触点500在栅极接触点开口703中。
182.请参考图28到图30，可执行平坦化制程，例如化学机械研磨，直到介电层207的上表面暴露为止。在平坦化制程之后，下层110可转换成多个第一接触点(fc)阻障层610在多个第一开口701中以及转换成一栅极接触(gc)阻障层510在栅极接触点开口703中。
183.中介成核层121可转换成fc中介成核层621在多个第一开口701中以及转换成一gc中介成核层521在栅极接触点开口703中。中介块状层123可转换成多个fc中介块状层623在多个第一开口701中以及转换成一gc中介块状层523在栅极接触点开口703中。fc中介成核层621与fc中介块状层623一起配置成一fc中介层620。gc中介成核层521与gc中介块状层523一起配置成一gc中介层520。
184.fc中介层620的厚度t4以及gc中介层520的厚度t5可大于大约4.1nm。在一些实施例中，fc中介层620的厚度t4以及gc中介层520的厚度t5可大于大约4.3nm、大于大约4.6nm，
或是大于大约5.2nm。在一些实施例中，fc中介层620的厚度t4以及gc中介层520的厚度t5可介于大约4.3nm到大约4.6nm之间。
185.填充成核层131可转换成fc填充成核层631在多个第一开口701中以及转换成一gc填充成核层531在栅极接触点开口703中。填充块状层133可转换成fc填充块状层633在多个第一开口701中以及转换成一gc填充块状层533在栅极接触点开口703中。fc填充成核层631与fc填充块状层633一起配置成一fc填充层630。gc填充成核层531与gc填充块状层533一起配置成一gc填充层530。
186.请参考图28到图30，fc阻障层610、fc中介层620以及fc填充层630一起配置成第一接触点600。gc阻障层510、gc中介层520以及gc填充层530一起配置成栅极接触点500。
187.图31是顶视示意图，例示本公开另一实施例的中间半导体元件。图32是剖视示意图，例示沿着图31的剖线a-a’的剖面。图33是顶视示意图，例示本公开另一实施例的半导体元件1b。图34是剖视示意图，例示沿着图33的剖线a-a’的剖面。
188.请参考图31及图32，一中间半导体元件可以类似于在图5到图18所描述的一程序进行制造，且在文中不再重复其描述。栅极接触点703可沿着介电层207与栅极罩盖层415而形成，以暴露栅极导电层413。栅极接触点开口703可直接形成在主动区205上。
189.请参考图33及图34，栅极接触点500与第一接触点600可以类似于在图22到图30所描述的一程序而形成，且在文中不再重复其描述。
190.本公开的一实施例提供一种导电层堆叠，包括一中介层，包括硅化钨并设置在一下层上；一填充层，包括钨并设置在该中介层上。该下层包括氮化钛且包括一柱状颗粒结构。该中介层的一厚度大于大约4.1nm。
191.本公开的另一实施例提供一种半导体元件，包括一基底；一栅极结构，设置在该基底上；一栅极接触点，包括：一栅极接触阻障层，设置在该栅极结构上并包括具有一柱状颗粒结构的氮化钛；一栅极接触中介层，设置在该栅极接触阻障层并包括硅化钨；一栅极接触填充层，设置在该栅极接触阻障层上并包括钨。该栅极接触中介层的一厚度大于大约4.1nm。
192.本公开的另一实施例提供一种导电层堆叠的制备方法，包括形成一中介层在一下层上；以及形成一填充层在该中介层上，其中该填充层包括钨。该中介层包括硅化钨且该中介层的一厚度大于大约4.1nm。该下层包括氮化钛且包括一柱状颗粒结构。
193.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一栅极结构在该基底上；以及形成一栅极接触点在该栅极结构上，包括：形成一栅极接触阻障层在该栅极结构上；形成一栅极接触中介层在该栅极接触阻障层上；以及形成一栅极接触填充层在该栅极接触阻障层上。该栅极接触阻障层包括具有一柱状颗粒结构的氮化钛。该栅极接触中介层包括硅化钨且该栅极接触中介层的一厚度大于大约4.1nm。该栅极接触填充层包括α-钨。
194.由于本公开该半导体元件的设计，中介层120形成有一厚度，该厚度大于4.1nm，以降低或避免电阻不均匀的问题。因此，可改善该半导体元件的可靠度、良率以及效能。此外，使用含锗的还原剂所沉积的填充层130可降低电阻，导致α-钨生长的薄的填充成核层131，所导致的填充块状层133几乎没有或没有缺陷。
195.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离
权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
196.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本技术案的权利要求内。

技术特征：
1.一种导电层堆叠，包括：一中介层，包括硅化钨并设置在一下层上；一填充层，包括钨并设置在该中介层上；其中该下层包括氮化钛且包括一柱状颗粒结构；其中该中介层的一厚度大于大约4.1nm。2.如权利要求1所述的导电层堆叠，其中该中介层的该厚度大于大约4.3nm。3.如权利要求1所述的导电层堆叠，其中该中介层的该厚度大于大约4.6nm。4.如权利要求1所述的导电层堆叠，其中该中介层的该厚度介于大约4.3nm到4.6nm之间。5.如权利要求1所述的导电层堆叠，其中该下层设置在一基底上。6.如权利要求1所述的导电层堆叠，其中该中介层包括一中介成核层以及一中介块状层，该中介成核层设置在该下层上，该中介块状层设置在该中介成核层上。7.如权利要求1所述的导电层堆叠，其中该填充层包括一填充成核层以及一填充块状层，该填充成核层设置在该中介层上，该填充块状层设置在填充成核层上。8.如权利要求1所述的导电层堆叠，其中该填充层的钨为α-钨。9.如权利要求1所述的导电层堆叠，其中该填充层的钨的一颗粒尺寸大于30nm。10.如权利要求1所述的导电层堆叠，其中该填充层的钨的一颗粒尺寸大于80nm。11.一种半导体元件，包括：一基底；一栅极结构，设置在该基底上；一栅极接触点，包括：一栅极接触阻障层，设置在该栅极结构上并包括具有一柱状颗粒结构的氮化钛；一栅极接触中介层，设置在该栅极接触阻障层并包括硅化钨；一栅极接触填充层，设置在该栅极接触阻障层上并包括钨；其中该栅极接触中介层的一厚度大于大约4.1nm。12.如权利要求11所述的半导体元件，其中该栅极接触中介层包括一栅极接触中介成核层以及一栅极接触中介块状层，该栅极接触中介成核层设置在该栅极接触阻障层上，该栅极接触中介块状层设置在该栅极接触中介成核层上。13.如权利要求12所述的半导体元件，其中该栅极接触填充层包括一栅极接触填充成核层以及一栅极接触填充块状层，该栅极接触填充成核层设置在该栅极接触中介层上，该栅极接触填充块状层设置在该栅极填充成核层上。14.如权利要求11所述的半导体元件，还包括一绝缘层，设置在该基底中并界定该基底的一主动区；其中在顶视图中，该栅极结构与该主动区呈交错配置。15.如权利要求14所述的半导体元件，还包括一井区，设置在该主动区中。16.如权利要求15所述的半导体元件，还包括多个轻度掺杂区，设置在该井区中并邻近该栅极结构设置。17.如权利要求16所述的半导体元件，还包括多个杂质区，设置在该井区中并邻近该多个轻度掺杂区设置。18.如权利要求17所述的半导体元件，其中该栅极接触点远离该主动区设置。
19.如权利要求17所述的半导体元件，其中该栅极接触点直接设置在该主动区上方。

技术总结
本公开提供一种导电层堆叠及半导体元件。该导电层堆叠具有一中介层，包括硅化钨并设置在一下层上；一填充层，包括钨并设置在该中介层上。该下层包括氮化钛并包括一柱状颗粒结构。该中介层的一厚度大于大约4.1nm。该中介层的一厚度大于大约4.1nm。该中介层的一厚度大于大约4.1nm。


技术研发人员：廖哲贤 许越
受保护的技术使用者：南亚科技股份有限公司
技术研发日：2022.11.01
技术公布日：2023/7/25