具有三个不同材料部的沟槽隔离和包括此沟槽隔离的LDMOSFET的制作方法

具有三个不同材料部的沟槽隔离和包括此沟槽隔离的ldmos fet


背景技术：

1.本公开涉及集成电路结构，更具体地涉及包括具有三个不同材料部的沟槽隔离的ic结构和晶体管。


技术实现要素：

2.本公开的一方面涉及一种集成电路(ic)结构，包括：位于衬底中的沟槽隔离(ti)，所述ti包括：下部，其包括第一电介质材料并具有第一宽度；中部，其包括所述第一电介质材料和外部第二电介质材料；以及上部，其包括第三电介质材料并具有大于所述第一宽度的第二宽度，其中所述第一电介质材料、所述第二电介质材料和所述第三电介质材料是不同的。
3.本公开的另一方面涉及一种晶体管，包括：位于半导体衬底中的第一源极/漏极区和位于所述半导体衬底中的第二源极/漏极区；位于所述半导体衬底中的沟槽隔离(ti)，所述ti将所述第一源极/漏极区和所述第二源极/漏极区分隔开，所述ti更靠近所述第一源极/漏极区和所述第二源极/漏极区中的一者，所述ti包括：下部，其包括第一电介质材料并具有第一宽度；中部，其包括所述第一电介质材料和外部第二电介质材料，以及上部，其包括第三电介质材料并具有大于所述第一宽度的第二宽度；以及位于所述半导体衬底上方的栅电极，所述栅电极与所述ti的所述上部重叠。
4.本公开的另一方面涉及一种方法，包括：通过以下方式形成沟槽隔离(ti)：在半导体衬底中形成一对间隔开的第一沟槽；通过用第一电介质材料填充所述一对间隔开的第一沟槽来形成所述ti的中部，从而形成一对间隔开的ti段；穿过所述一对间隔开的ti段之间的所述半导体衬底的剩余部分并穿过所述一对间隔开的ti段中的每一个ti段的内部在所述半导体衬底中形成第二沟槽；通过用第二电介质材料填充所述第二沟槽来形成所述ti的下部；在所述ti的所述中部的上段、所述ti的所述下部和邻近所述ti的所述中部的所述半导体衬底中形成第三沟槽；以及通过用第三电介质材料填充所述第三沟槽来形成所述ti的上部，其中所述第一电介质材料、所述第二电介质材料和所述第三电介质材料是不同的。
5.通过下面对本公开的实施例的更具体的描述，本公开的上述和其他特征将变得显而易见。
附图说明
6.将参考以下附图详细描述本公开的实施例，其中相似的标记表示相似的元素，并且其中：
7.图1示出了根据本公开的实施例的初始结构和形成一对间隔开的第一沟槽的截面图。
8.图2示出了根据本公开的实施例的形成沟槽隔离的中部的截面图。
9.图3示出了根据本公开的实施例的穿过沟槽隔离的中部形成第二沟槽的截面图。
10.图4示出了根据本公开的实施例的形成沟槽隔离的下部的截面图。
11.图5示出了根据本公开的实施例的在半导体衬底中形成阱的截面图。
12.图6示出了根据本公开的实施例的在沟槽隔离的中部上方形成第三沟槽的截面图。
13.图7示出了根据本公开的实施例的形成沟槽隔离的上部的截面图。
14.图8示出了根据本公开的实施例的ic结构、晶体管、沟槽隔离以及形成晶体管的栅电极和源极/漏极区的截面图。
15.应注意，本公开的附图不一定按比例绘制。附图仅旨在描绘本公开的典型方面，因此不应视为限制本公开的范围。在附图中，相似的标号表示附图之间相似的元素。
具体实施方式
16.在下面的描述中，参考了形成本发明一部分的附图，并且其中以图示的方式示出了可以实践本教导的特定示例性实施例。这些实施例的描述足够详细以使本领域技术人员能够实践本教导，应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。
17.将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“上方”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素上方”时，不存在任何中间元素。还应当理解，当一个元素被称为“被连接”或“被耦接”到另一元素时，它可以被直接地连接或耦接到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦接”到另一元素时，不存在任何中间元素。
18.说明书中对本公开的“一个实施例”或“一实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在一实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“a/b”、“a和/或b”以及“a和b中的至少一者”的情况下使用“/”、“和/或”和“至少一者”中的任一者旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(b)、或同时选择这两个选项(a和b)。作为其他示例，在“a、b和/或c”和“a、b和c中的至少一者”的情况下，这些短语旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(b)、或仅选择第三个列出的选项(c)、或仅选择第一个和第二个列出的选项(a和b)、或仅选择第一个和第三个列出的选项(a和c)、或仅选择第二个和第三个列出的选项(b和c)、或选择所有这三个选项(a和b和c)。如本领域普通技术人员显而易见的，该情况可扩展用于所列出的许多项。
19.此外，如下文所述，本文中可能经常使用若干描述性术语。术语“第一”、“第二”和“第三”可以互换使用，以将一个部件与另一部件区分开，而不是旨在表示个体部件的位置或重要性。
20.本公开的实施例包括一种集成电路(ic)结构，此结构包括位于衬底中的具有三个不同电介质材料部的沟槽隔离(ti)。这些材料部也可以具有不同的宽度。ti可以包括：下部，其包括第一电介质材料并具有第一宽度；中部，其包括第一电介质材料和外部第二电介质材料；上部，其包括第三电介质材料并具有大于第一宽度的第二宽度。第一、第二和第三
电介质材料是不同的。ti可以与任何形式的晶体管一起使用，但对于例如在射频应用(例如wifi功率放大器)中使用的横向扩散金属氧化物半导体(ldmos)fet具有特殊的优势。此设置中的ti减小了栅极-漏极电容(cgd)，并且例如可以实现低于6千兆赫(6ghz)的wifi功率放大器应用。ti形成呈现出最小的制造变化。
21.参考图1-8，首先将描述根据本公开的实施例的形成包括沟槽隔离92(图8)(以下称为“ti 92”)的集成电路(ic)结构90(图8)的方法。ic结构90还可以包括使用ti 92的晶体管94(图8)，例如ldmos fet。
22.图1示出了初始结构102的截面图，该初始结构102包括在其上方具有图案化掩模106的衬底104。初始结构102可能已经经历了导致该阶段的各种公知的半导体制造工艺，这些工艺与本公开无关。衬底104可以包括任何现在已知的或以后开发的半导体衬底，例如，体半导体衬底。为了描述的目的，衬底104可以包括上部110，该上部可以是体半导体衬底(其中，层112是体半导体衬底)的上表面，或者是基底半导体层112上方的半导体鳍(fin)。在上部110是半导体鳍的情况下，鳍被安置进入页面中并且边到边地(side-to-side)在页面上延伸，因此用虚线表示。掩模106可以包括任何现在已知的或以后开发的掩模材料，例如但不限于氮化硅和氧化硅的层。衬底104的部分可以掺杂有适当的掺杂剂，用于在其上形成所需的fet极性，例如p型掺杂剂。盖层113可以位于衬底104上方，例如上部110上方。如图1所示，该方法可以包括在半导体衬底104中形成一对间隔开的第一沟槽120。第一沟槽120可以延伸穿过上部110，即延伸到上表面122。第一沟槽120例如可以通过图案化掩模106形成以在其中具有开口124，然后针对待去除的材料使用任何适当的蚀刻工艺，例如反应离子蚀刻(rie)。掩模106可以是用于限定上部110的长度的掩模，例如，用于在本文所示之外的位置处的半导体鳍或其他体半导体衬底中形成扩散断裂。因此，除了在用于第一沟槽120的附加位置处打开掩模106之外，图1所示的该步骤不表示任何额外的处理步骤。掩模106可以包括用于上部110(例如，半导体鳍)中的扩散断裂的其他开口(未示出)。可以控制沟槽120的外边缘之间的距离以确定ti 92(图8)的中部130(图8)的宽度w1的大小。在形成第一沟槽120之后，半导体衬底104的剩余部分126(例如，作为鳍的上部110)保留在第一沟槽120之间。
23.图2示出了通过用电介质材料132填充一对间隔开的第一沟槽120(图1)来形成ti 92的中部130的截面图，从而形成一对间隔开的ti段134。形成步骤可以包括在一对间隔开的第一沟槽120(图1)中沉积电介质材料132，即，使用任何合适的沉积技术，例如但不限于原子层沉积(ald)和化学气相沉积(cvd)。电介质材料132例如可以包括未掺杂的硅酸盐玻璃(usg)或通常用于扩散断裂的任何其他电介质材料。电介质材料132也可用于在ic结构90上的其他位置(未示出)处形成扩散断裂。在沉积电介质材料134之前，可在沟槽120(图1)中形成氧化物衬里(liner)136。氧化物衬里136例如可以包括原位蒸汽生成(issg)的氧化物。可以执行任何所需的平面化工艺以去除多余的材料，并且可以使用任何适当的工艺(例如灰化工艺)去除掩模106。
24.图3示出了穿过一对间隔开的ti段134之间的半导体衬底104(例如，上部110)的剩余部分126以及穿过一对间隔开的ti段134中的每一个的内部144在半导体衬底104(即，基底半导体层112)中形成第二沟槽140的截面图。第二沟槽140例如可以通过使用图案化掩模142和蚀刻(例如rie)穿过半导体衬底104(例如，上部110)的剩余部分126(图2)形成，去除
了ti段134的内部144。掩模142可以是用于在整个ic结构90(图8)中形成“规则的”浅沟槽或深沟槽隔离(未示出)以电隔离各种器件的掩模。因此，除了在用于第二沟槽140的附加位置处打开掩模142之外，该步骤不表示任何额外的处理步骤。第二沟槽140延伸穿过上部110(例如，半导体鳍)并进入其下方的半导体层。第二沟槽140可以具有宽度(w2)和通常为浅沟槽隔离或深沟槽隔离设置的任何深度。宽度w2小于ti 92(图8)的先前形成的中部130(图7)的宽度w1。掩模142可以使用任何适当的工艺(例如灰化工艺)去除。
25.图4示出了通过用电介质材料152填充第二沟槽140来形成ti 92的下部150的截面图。该形成步骤可以包括在第二沟槽140中沉积电介质材料152，即，使用任何适当的沉积技术，例如但不限于原子层沉积(ald)和化学气相沉积(cvd)。电介质材料152例如可以包括可流动化学气相沉积(fcvd)的氧化物或通常用于浅沟槽或深沟槽隔离的其他电介质。如图所示，由于第二沟槽140(图3)延伸穿过中部130，现在重新填充的中部130包括电介质材料152的(在其内侧的)内部154和电介质材料132的外部156。可以执行任何所需的平面化工艺以去除多余的电介质材料152。
26.图5示出了在半导体衬底104中形成第一阱160和第二阱162的截面图。可以使用任何现在已知的或以后开发的掺杂工艺(例如离子注入)来形成第一阱160和第二阱162。第一阱160和第二阱162包括不同的掺杂剂。例如，第一阱160可以包括p型掺杂剂，第二阱162可以包括n型掺杂剂。所使用的掺杂剂类型和掺杂剂浓度可以根据要形成的晶体管94(图8)的极性而变化。第一阱160和第二阱162形成结164。如图所示，ti 92(图8)的下部150和中部130位于第二阱162中。
27.图6示出了在中部130的上段172和邻近中部130的半导体衬底104中形成第三沟槽170的截面图。第三沟槽170例如可以通过使用图案化掩模174和蚀刻(例如rie)在中部130的上段172和邻近中部130的半导体衬底104中形成。掩模174的开口175具有大于中部130的宽度w1的宽度w3，从而暴露出半导体衬底104的部分，例如上部110。掩模174可以是用于暴露上部110和/或形成扩散断裂的掩模，因此，除了形成附加开口175之外，该步骤不表示任何额外的处理步骤。第三沟槽170延伸到上部110中，从而暴露出上部110的侧壁176和中部130的上表面178、180，即，中部130的内部154的上表面180和外部156的上表面178。第二沟槽140可以具有宽度w3，以及通常为了暴露半导体鳍而设置的任何深度。掩模174可以使用任何适当的工艺(例如灰化工艺)去除。
28.图7示出了通过用电介质材料192填充第三沟槽170来形成ti 92(图8)的上部190的截面图。该形成步骤可以包括在第三沟槽170中沉积电介质材料192，即，使用任何适当的沉积技术，例如但不限于等离子体增强化学气相沉积(pe-cvd)。电介质材料192例如可以包括高密度等离子体(hdp)氧化物或通常用于填充与上部110(例如，在设置半导体鳍的情况下的半导体鳍)的端部相邻的开口的其他电介质。因此，电介质材料132、电介质材料152和电介质材料192是不同的，即，它们都是不同的材料和/或不同的材料配置。上部190可以具有宽度w3，即，与第三沟槽170(图6)相同。因为第三沟槽170(图6)分别暴露中部130中的电介质材料132、152的上表面178、180，所以沉积在其中的电介质材料192位于电介质材料132、152上，即，电介质材料192分别接触中部130的内部154和外部156的电介质材料132、152。可以执行任何所需的平面化工艺以去除多余的材料。这里，平面化暴露出衬底104的上部110(例如，半导体鳍)的上表面194。电介质材料192的上表面196可以与衬底104的上部
110(例如，半导体鳍)的上表面194共面。
29.图8示出了在半导体衬底104上方形成栅电极200并形成位于半导体衬底104中的第一源极/漏极(s/d)区202和位于半导体衬底104中的第二源极/漏极(s/d)区204的截面图。栅电极200以及第一和第二s/d区202、204可以使用任何现在已知的或以后开发的半导体器件制造工艺来形成。在一个非限制性示例中，可以使用替换金属栅极(rmg)工艺，其中在半导体衬底104上方形成伪栅极材料，然后掺杂上部110(例如，半导体鳍110)的端部以形成s/d区202、204的一些部分，在用于s/d区202、204的其他部分的上部110的端部上外延生长半导体材料，并执行任何必要的退火以形成s/d区202、204。接着，可以用任何适当的金属栅极材料替换伪栅极材料以形成所示的栅电极200。其他栅电极和s/d区形成工艺也是可能的。如图8所示，栅电极200可以与ti 92的上部190重叠，并且与ti 92的上部190(即，电介质材料192)的侧壁206相邻。第一阱160和第二阱162之间的结164位于栅电极200下方。一些后续的和常规的互连处理也在图8中示出，例如，沉积层间电介质210并形成到栅电极200和s/d区202、204的接触212。
30.图8还示出了根据本公开的实施例的包括ti 92和晶体管94的ic结构90的截面图。ti 92包括下部150，下部150包括电介质材料152。下部150具有与第二沟槽140(图3)相同的宽度w2。ti 92还包括中部130，中部130包括电介质材料132(内部154)和外部电介质材料152(外部156)。ti 92还可包括上部190，上部190包括电介质材料192并具有大于下部150的宽度w1的宽度w3。中部130的电介质材料132的外部156具有在尺寸上介于下部150的宽度w2和上部190的宽度w3之间的宽度w1。如上所述，电介质材料132、152和192是不同的。电介质材料192位于中部130的电介质材料132、152上，即它们接触。
31.晶体管94还可以包括位于衬底104上方的栅电极200。栅电极200与ti 92的上部190重叠并与ti 94的上部190的电介质材料192的侧壁206相邻。晶体管94还包括位于衬底104中(例如，位于上部110中)的第一s/d 202和第二s/d区204。ti 92和栅电极200位于第一s/d区202和第二s/d区204之间。第一s/d区202位于衬底104中的第一阱160中，第二s/d区204位于与第一阱160相邻的衬底104中的第二阱162中。ti 92位于第二阱162中，第一阱160和第二阱162在栅电极200下方限定结164。在某些实施例中，ic结构90的衬底104可以包括上部110作为基底半导体层(即层112)上方的半导体鳍。在这种情况下，ti 92可以部分地位于上部110(例如，半导体鳍)中，如图8所示。ti 92的下部150延伸到基底半导体层112中。
32.根据本公开的实施例的晶体管94可以包括ldmos fet。晶体管94包括位于半导体衬底104中的第一s/d区202和位于半导体衬底104中的第二s/d区204，以及位于半导体衬底104(例如，上部110)上方的栅电极。第一s/d区202位于半导体衬底104中的第一阱160中，第二s/d区204位于与第一阱160相邻的半导体衬底104中的第二阱162中。第一阱160和第二阱162在栅电极200下方限定结164，并且ti 92位于第二阱162中。因此，晶体管94还包括ti 92，其比第一s/d区202更靠近第二s/d区204，从而形成漏极扩展部(extension)220。栅电极200与ti 92的上部190重叠。栅极200也可以与ti 92的上部190的电介质材料192的侧壁206相邻。ti 92和栅电极200(横向)位于第一s/d区202和第二s/d区204之间。晶体管94还具有位于栅电极200下方的沟道222。第一和第二阱160、162的结164的位置可以限定沟道222的长度，ti 92的位置可以限定漏极扩展部220的长度。
33.包括具有ti 92的晶体管94的ic结构90适用于例如作为用于射频(rf)应用(如
wifi功率放大器)的ldmos fet。此设置中的ti减小了栅极-漏极电容(cgd)，并且可以例如实现低于6千兆赫(6ghz)的wifi功率放大器应用。ic结构90还可以提高阈值频率比最高频率(ft/fmax)性能。然而，如所述，ti 92形成呈现出最小的制造变化。尽管ti 92在本文中被描述为可应用于ldmos fet形式的晶体管94，但应当认识到，ti 92也可应用于除ldmos fet之外的晶体管。ti 92可以形成在ic结构90中的多个位置中。
34.上述结构和方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶圆形式(即，作为具有多个未封装芯片的单个晶圆)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
35.本文中使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
36.在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“近似”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。
37.以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。

技术特征：
1.一种集成电路ic结构，包括：位于衬底中的沟槽隔离ti，所述ti包括：下部，其包括第一电介质材料并具有第一宽度；中部，其包括所述第一电介质材料和外部第二电介质材料；以及上部，其包括第三电介质材料并具有大于所述第一宽度的第二宽度，其中，所述第一电介质材料、所述第二电介质材料和所述第三电介质材料是不同的。2.根据权利要求1所述的ic结构，其中，所述外部第二电介质材料具有在尺寸上介于所述第一宽度和所述第二宽度之间的第三宽度。3.根据权利要求1所述的ic结构，其中，所述第三电介质材料位于所述第一电介质材料和所述第二电介质材料上。4.根据权利要求1所述的ic结构，还包括位于所述衬底上方的栅电极，所述栅电极与所述沟槽隔离的所述上部重叠，并且与所述沟槽隔离的所述上部的所述第三电介质材料的侧壁相邻。5.根据权利要求4所述的ic结构，还包括位于所述衬底中的第一源极/漏极区和第二源极/漏极区，并且其中，所述ti和所述栅电极位于所述第一源极/漏极区和所述第二源极/漏极区之间。6.根据权利要求5所述的ic结构，其中，所述第一源极/漏极区位于所述衬底中的第一阱中，并且所述第二源极/漏极区位于与所述第一阱相邻的所述衬底中的第二阱中。7.根据权利要求6所述的ic结构，其中，所述ti位于所述第二阱中，并且所述第一阱和所述第二阱在所述栅电极下方限定结。8.根据权利要求1所述的ic结构，其中，所述衬底包括位于基底半导体层上方的半导体鳍，并且所述ti部分地位于所述半导体鳍中。9.根据权利要求8所述的ic结构，其中，所述ti的所述下部延伸到所述基底半导体层中。10.一种晶体管，包括：位于半导体衬底中的第一源极/漏极区和位于所述半导体衬底中的第二源极/漏极区；位于所述半导体衬底中的沟槽隔离ti，所述ti将所述第一源极/漏极区和所述第二源极/漏极区分隔开，所述ti更靠近所述第一源极/漏极区和所述第二源极/漏极区中的一者，所述ti包括：下部，其包括第一电介质材料并具有第一宽度，中部，其包括所述第一电介质材料和外部第二电介质材料，以及上部，其包括第三电介质材料并具有大于所述第一宽度的第二宽度；以及位于所述半导体衬底上方的栅电极，所述栅电极与所述ti的所述上部重叠。11.根据权利要求10所述的晶体管，其中，所述外部第二电介质材料具有在尺寸上介于所述第一宽度和所述第二宽度之间的第三宽度。12.根据权利要求10所述的晶体管，其中，所述第三电介质材料接触所述第一电介质材料和所述第二电介质材料，并且所述第三电介质材料具有与所述半导体衬底的上表面共面的上表面。13.根据权利要求10所述的晶体管，其中，所述栅电极与所述ti的所述第三电介质材料
的侧壁相邻。14.根据权利要求10所述的晶体管，其中，所述ti和所述栅电极位于所述第一源极/漏极区和所述第二源极/漏极区之间。15.根据权利要求10所述的晶体管，其中，所述第一源极/漏极区位于所述半导体衬底中的第一阱中，并且所述第二源极/漏极区位于与所述第一阱相邻的所述半导体衬底中的第二阱中，其中，所述第一阱和所述第二阱在所述栅电极下方限定结，并且所述沟槽隔离位于所述第二阱中。16.根据权利要求10所述的晶体管，其中，所述半导体衬底包括位于基底半导体层上方的半导体鳍，并且所述下部延伸到所述基底半导体层中。17.一种方法，包括：通过以下方式形成沟槽隔离ti：在半导体衬底中形成一对间隔开的第一沟槽；通过用第一电介质材料填充所述一对间隔开的第一沟槽来形成所述ti的中部，从而形成一对间隔开的ti段；穿过所述一对间隔开的ti段之间的所述半导体衬底的剩余部分并穿过所述一对间隔开的ti段中的每一个ti段的内部在所述半导体衬底中形成第二沟槽；通过用第二电介质材料填充所述第二沟槽来形成所述ti的下部；在所述ti的所述中部的上段和邻近所述ti的所述中部的所述半导体衬底中形成第三沟槽；以及通过用第三电介质材料填充所述第三沟槽来形成所述ti的上部，其中，所述第一电介质材料、所述第二电介质材料和所述第三电介质材料是不同的。18.根据权利要求17所述的方法，其中，所述ti的所述下部具有第一宽度，所述ti的所述中部具有第二宽度，并且所述ti的所述上部具有第三宽度，其中，所述第一宽度、所述第二宽度和所述第三宽度是不同的。19.根据权利要求17所述的方法，其中，所述ti的所述上部接触所述ti的所述中部和所述ti的所述下部。20.根据权利要求17所述的方法，还包括：在所述半导体衬底中形成第一阱和第二阱，其中，所述第一阱和所述第二阱包括不同的掺杂剂；在所述半导体衬底上方形成栅电极，其中，所述栅电极与所述ti的所述上部重叠并且与所述t1的所述上部的侧壁相邻，并且所述第一阱和所述第二阱在所述栅电极下方形成结；以及形成位于所述半导体衬底中的第一源极/漏极区和位于所述半导体衬中的第二源极/漏极区，其中，所述ti和所述栅电极位于所述第一源极/漏极区和所述第二源极/漏极区之间，并且所述ti位于所述第一阱和所述第二阱之一中。

技术总结
本公开涉及具有三个不同材料部的沟槽隔离和包括此沟槽隔离的LDMOS FET。一种IC结构，其包括位于衬底中并具有三个不同电介质材料部的沟槽隔离(TI)。这些材料部也可以具有不同的宽度。TI可以包括：下部，其包括第一电介质材料并具有第一宽度；中部，其包括第一电介质材料和外部第二电介质材料；以及上部，其包括第三电介质材料并具有大于第一宽度的第二宽度。第一、第二和第三电介质材料是不同的。第二和第三电介质材料是不同的。第二和第三电介质材料是不同的。


技术研发人员：刘荣庭 谷曼 J
受保护的技术使用者：格芯（美国）集成电路科技有限公司
技术研发日：2023.01.17
技术公布日：2023/7/26