系统时钟信号的锁频方法、装置、存储介质及电子设备与流程

1.本技术涉及信号处理领域，尤其涉及一种系统时钟信号的锁频方法、装置、存储介质及电子设备。


背景技术：

2.smbus(system management bus，系统管理总线)使用的是开漏的连接方式，包括：系统管理数据总线smbdat和系统管理时钟总线smbclk。smbdat用于传输数据，smbclk用于传输系统时钟信号。
3.对于smbclk来说，如果需要逻辑“0”，设备必须强驱动其为低电平，如果需要逻辑“1”，设备释放总线让smbus外部通过上拉电阻或者电源线将其拉高。现有技术是通过信号发生器直接输出一定频率的系统时钟信号，虽然smbus规定了上升时间和时钟同步等等保证通讯的稳定，但是实际上的通信过程中出现的设备老化以及强电磁干扰等等诸多因素，从而造成系统时钟信号的频率波动，这样利用系统时钟信号进行数据传输时可靠性不高


技术实现要素：

4.本技术实施例提供了的系统时钟信号的锁频方法、装置、存储介质及电子设备，可以实时调整系统时钟信号的频率保证频率的稳定性。所述技术方案如下：
5.第一方面，本技术实施例提供了一种系统时钟信号的锁频方法，所述方法包括：
6.上电后，指示第一信号发生器输出参考时钟信号，以及指示第二信号发生器根据锁定频率输出系统时钟信号和指示计数器开始计数；
7.当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿；
8.若为是，指示所述第二信号发生器调整下一周期内系统时钟信号的占空比，以及调整完成后将所述计数器的计数值重置为1；其中，若an大于b，则x
n+1
＝x
n-(c
n-dn)，y
n+1
＝y
n-dn；若an等于b，则x
n+1
＝xn，y
n+1
＝yn；若an小于b，则x
n+1
＝xn+dn，y
n+1
＝yn+cn+dn；an表示所述计数器的当前计数值，b表示周期数，xn表示当前周期内系统时钟信号的低电平持续时间，x
n+1
表示下一周期内系统时钟信号的低电平持续时间，yn表示当前周期内系统时钟信号的低电平持续时间，y
n+1
表示下一周期内系统时钟信号的高电平持续时间，表示向下取整，n为大于0的整数，f
hclk
表示参考时钟信号的频率，f
smbclk
表示系统时钟信号的锁定频率；
9.若为否，将所述计数器的当前计数值加1。
10.第二方面，本技术实施例提供了一种系统时钟信号的锁频装置，所述装置包括：
11.指示单元，用于上电后，指示第一信号发生器输出参考时钟信号，以及指示第二信
号发生器根据锁定频率输出系统时钟信号和指示计数器开始计数；
12.判断单元，用于当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿；
13.调整单元，用于若为是，指示所述第二信号发生器调整下一周期内系统时钟信号的占空比，以及调整完成后将所述计数器的计数值重置为1；其中，若an大于b，则x
n+1
＝x
n-(c
n-dn)，y
n+1
＝y
n-dn；若an等于b，则x
n+1
＝xn，y
n+1
＝yn；若an小于b，则x
n+1
＝xn+dn，y
n+1
＝yn+cn+dn；cn＝|a
n-b|，an表示所述计数器的当前计数值，b表示周期数，xn表示当前周期内系统时钟信号的低电平持续时间，x
n+1
表示下一周期内系统时钟信号的低电平持续时间，yn表示当前周期内系统时钟信号的低电平持续时间，y
n+1
表示下一周期内系统时钟信号的高电平持续时间，表示向下取整，n为大于0的整数，f
hclk
表示参考时钟信号的频率，f
smbclk
表示系统时钟信号的锁定频率；
14.重置单元，用于若为否，将所述计数器的当前计数值加1。
15.第三方面，本技术实施例提供一种计算机存储介质，所述计算机存储介质存储有多条指令，所述指令适于由处理器加载并执行上述的方法步骤。
16.第四方面，本技术实施例提供一种电子设备，可包括：处理器和存储器；其中，所述存储器存储有计算机程序，所述计算机程序适于由所述处理器加载并执行上述的方法步骤。
17.本技术一些实施例提供的技术方案带来的有益效果至少包括：
18.引入第一信号发生器和计数器，根据第一信号发生器输出的参考时钟信号的上升沿驱动计数器的计数值自增或系统时钟信号的占空比调节，相对于现有技术直接控制信号发生器输出固定频率的系统时钟信号来说，可以根据参考时钟信号动态调整系统时钟信号的占空比，使得系统时钟信号的实际频率锁定到固定频率，为系统管理总线提供高精度的时钟信号，提高数据传输的可靠性。
附图说明
19.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1是本技术实施例提供的系统时钟信号的锁频方法的流程示意图；
21.图2是本技术实施例提供的信号时序图；
22.图3是本技术实施例提供的另一信号时序图；
23.图4是本技术提供的一种装置的结构示意图；
24.图5是本技术提供的一种电子设备的结构示意图。
具体实施方式
25.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施例方式作进一步地详细描述。
26.下面将结合附图，对本技术实施例提供的系统时钟信号的锁频方法和装置进行详细介绍。
27.请参见图1，为本技术实施例提供了一种系统时钟信号的锁频方法的流程示意图。如图1所示，本技术实施例的所述方法可以包括以下步骤：
28.s101、上电后，指示第一信号发生器输出参考时钟信号，以及指示第二信号发生器根据锁定频率输出系统时钟信号和指示计数器开始计数。
29.其中，上电后，处理器指示第一信号发生器、第二信号发生器和计数器开始工作，第一信号发生器、第二信号发生器和计数器可以与处理器合并设置，也可以单独设置，本技术不作限制。例如：处理器内置有第二信号发生器，处理器通过gpio接口输出第二信号发生器产生的系统时钟信号。
30.第一信号发生器在工作时，输出参考时钟信号，参考时钟信号为高精度的时钟信号。第二信号发生器在工作时根据锁定频率输出系统时钟信号，锁定频率为一个固定频率，本技术要求在时钟线上产生固定频率的系统时钟信号，但是由于周围环境或器件内部产生的干扰，系统时钟信号的频率可能不稳定，本技术基于高精度的参考时钟信号对第二信号发生器产生的系统时钟信号进行调整达到锁频的目的。参考时钟信号的频率一般是锁定频率的数倍，例如：参考时钟信号的频率大于或等于锁定频率的20倍，可以提高锁频的精度。计数器的初始计数值等于1，根据参考时钟信号的驱动，处理器指示计数器进行加1计数。
31.s102、当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿。
32.其中，上升沿表示信号从低电平转换为高电平的状态，下降沿表示信号由高电平转换为低电平的状态。
33.在本技术实施例中，系统时钟信号的电平发生切换时边沿会发生抖动，为了提高边沿类型(上升沿或下降沿)的检测精度，本技术可以进一步利用高精度的参考时钟信号对第二信号发生器输出的系统时钟信号进行采样，根据采样信号准确的识别上升沿或下降沿。
34.在本技术实施例中，识别下降沿的方法包括：
35.当每检测到一个参考时钟信号的上升沿时，对系统时钟信号进行采样得到第一采样信号；
36.对所述第一采样信号进行采样得到第二采样信号；
37.对第二采样信号进行采样得到第三采样信号；
38.将所述第二采样信号取反后与所述第三采样信号进行与运算后生成下降沿指示信号；
39.当检测到所述下降沿指示信号产生下降沿时，确定当前周期内系统时钟信号产生下降沿。
40.进一步的，所述对系统时钟信号进行采样得到第一采样信号，包括：
41.采集系统时钟信号的电压值；
42.若所述电压值大于或等于高电平阈值，则控制第一采样信号为高电平；
43.若所述电压值小于或等于低电平阈值，则控制第一采样信号为低电平。
44.举例来说，参见图2所示的信号波形图，第二信号发生器输出系统时钟信号smbclk，第一信号发生器输出参考时钟信号hclk，根据图2中hclk的波形，高电平阈值为0.7vdd，低电平阈值为0.3vdd，模拟电压vdd表示电源电压，其大小可以根据实际需求设置。当检测到hclk的第1个上升沿时，采集smbclk的电压值大于高电平阈值，此时控制第一采样信号sample1为高电平；当检测到hclk的第2个上升沿时，采集smbclk的电压值小于低电平阈值，此时控制第一采样信号sample1为低电平；当检测到hclk的第3个上升沿时，采集smbclk的电压值小于低电平阈值，此时控制第一采样信号sample1为低电平，以此类推，生成图2中第一采样信号sample1的波形。
45.当检测到hclk的第1个上升沿时，采集第一采样信号sample1的电平为高电平，此时控制第二采样信号sample2为高电平；当检测到hclk的第2个上升沿时，采集第一采样信号sample1的电平为高电平，此时控制第二采样信号sample2为高电平；当检测到hclk的第3个上升沿时，采集第一采样信号sample1的电平为低电平，此时控制第二采样信号sample2为低电平。以此类推，生成图2中第二采样信号sample2的波形。
46.当检测到hclk的第1个上升沿时，采集第二采样信号sample2的电平为高电平，此时控制第三采样信号sample3为高电平；当检测到hclk的第2个上升沿时，采集第二采样信号sample2的电平为高电平，此时控制第三采样信号sample3为高电平；当检测到hclk的第3个上升沿时，采集第二采样信号sample2的电平为高电平，此时控制第三采样信号sample3为高电平；当检测到hclk的第4个上升沿时，采集第二采样信号sample2的电平为低电平，此时控制第三采样信号sample3为低电平。以此类推，生成图2中第三采样信号sample3的波形。
47.然后，将第二采样信号sample2取反后与第三采样信号sample3进行与运算后生成图2所示的下降沿指示信号smbclknegedge的波形，运算公式表示为：sample3&(！sample2)。根据图2中下降沿指示信号的波形，当检测到下降沿时，确定系统时钟信号也产生下降沿。
48.进一步，本技术实施例也可以利用参考时钟信号对系统时钟信号进行采样准确的识别系统时钟信号的上升沿，具体的方法为：将所述第三采样信号取反后与所述第二采样信号进行与运算后生成上升沿指示信号；
49.当检测到所述上升沿指示信号产生上升沿时，确定当前周期内系统管理时间信号产生上升沿，运算公式表示为：sample2&(！sample3)。
50.s103、指示第二信号发生器调整下一周期内系统时钟信号的占空比，以及调整完成后将计数器的计数值重置为1。
51.其中，若s102的判断结果为是，即在每来一个参考时钟信号的上升沿时，检测到系统时钟信号产生下降沿时，处理器指示第二信号发生器调整下一周期内系统时钟信号的占空比，以及调整完成后将计数器的计数器重置为1，一个周期内的系统时钟信号由低电平和高电平组成，即调整低电平持续时间和高电平持续时间。执行完s103后，继续执行s102。
52.本技术根据如下公式调整下一周期内系统时钟信号的占空比：
53.若an大于b，则x
n+1
＝x
n-(c
n-dn)，y
n+1
＝y
n-dn；若an等于b，则x
n+1
＝xn，y
n+1
＝yn；若an小于b，则x
n+1
＝xn+dn，y
n+1
＝yn+cn+dn；cn＝|a
n-b|，an表示所述计数器的当前计数值，b表示周期数，xn表示当前周期内系统时钟信号的低电平持续时间，x
n+1
表示下一周期内系统时钟信号的低电平持续时间，yn表示当前周期内系统时钟信号的低电平持续时间，y
n+1
表示下一周期内系统时钟信号的高电平持续时间，n为大于0的整数，f
hclk
表示参考时钟信号的频率，f
smbclk
表示系统时钟信号的锁定频率，表示向下取整。
54.举例来说，参见图3所示的信号波形图，smbclk表示系统时钟信号的波形图，hclk表示参考时钟信号的波形图，sample表示下降沿指示信号(实线脉冲)和上升沿指示信号(虚线脉冲)的波形图，counta表示计数器的计数波形图。
55.当检测到下降沿指示信号的第1个下降沿(sample的第一个实线脉冲)时，smbclk的锁定频率为hclk的14分频，计算出b＝14，此时算出x＝y＝b/2＝7，因此smbus主设备在检测到第一个下降沿(sample的第一个实线脉冲)后开始低电平计算，计算7个周期后开始放开smbclk，此时smbus开始检测第一个上升沿(sample的第一个虚线脉冲)，检测到后开始高电平计算，计算7个周期控制smbclk为低电平，然后等待第二个下降沿(sample的第二个实线脉冲)。
56.检测到第二个下降沿(sample的第2个实线脉冲)时，a的计数值为20，也就是加上各种干扰，实际上smbclk的频率为hclk的20分频，超过预设的b＝14，a》b，此时的c和d为：c＝|a-b|，新的x为x＝x-(c-d)＝4，新的y为y＝y-d＝4。因此第二个下降沿(sample的第二个实线脉冲)后开始低电平计算，计算4个周期后开始放开smbclk，此时smbus开始检测第二个上升沿(sample的第二个虚线脉冲)，检测到后开始高电平计算，计算4个周期后拉住smbclk为低电平。此时新的smbclk的频率被调整到预设的hclk的14分频，以完成smbclk的锁频。
57.s104、将计数器的当前计数值加1。
58.其中，若s102的判断结果为否，将计数器的当前计数值加1。执行完s104后继续执行s102。
59.本技术实施例的方案在执行时，引入第一信号发生器和计数器，根据第一信号发生器输出的参考时钟信号的上升沿驱动计数器的计数值自增或系统时钟信号的占空比调节，相对于现有技术直接控制信号发生器输出固定频率的系统时钟信号来说，可以根据参考时钟信号动态调整系统时钟信号的占空比，使得系统时钟信号的实际频率锁定到固定频率，为系统管理总线提供高精度的时钟信号，提高数据传输的可靠性。
60.下述为本技术装置实施例，可以用于执行本技术方法实施例。对于本技术装置实施例中未披露的细节，请参照本技术方法实施例。
61.请参见图4，其示出了本技术一个示例性实施例提供的系统时钟信号的锁屏装置的结构示意图，以下简称装置4。该装置4可以通过软件、硬件或者两者的结合实现成为电子设备的全部或一部分。装置4包括：指示单元401、判断单元402、调整单元403、重置单元404。
62.指示单元401，用于上电后，指示第一信号发生器输出参考时钟信号，以及指示第二信号发生器根据锁定频率输出系统时钟信号和指示计数器开始计数；
63.判断单元402，用于当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿；
64.调整单元403，用于若为是，指示所述第二信号发生器调整下一周期内系统时钟信号的占空比，以及调整完成后将所述计数器的计数值重置为1；其中，若an大于b，则x
n+1
＝x
n-(c
n-dn)，y
n+1
＝y
n-dn；若an等于b，则x
n+1
＝xn，y
n+1
＝yn；若an小于b，则x
n+1
＝xn+dn，y
n+1
＝yn+cn+dn；cn＝|a
n-b|，an表示所述计数器的当前计数值，b表示周期数，xn表示当前周期内系统时钟信号的低电平持续时间，x
n+1
表示下一周期内系统时钟信号的低电平持续时间，yn表示当前周期内系统时钟信号的低电平持续时间，y
n+1
表示下一周期内系统时钟信号的高电平持续时间，表示向下取整，n为大于0的整数，f
hclk
表示参考时钟信号的频率，f
smbclk
表示系统时钟信号的锁定频率；
65.重置单元404，用于若为否，将所述计数器的当前计数值加1。
66.在一个或多个可能的实施例中，所述当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿，包括：
67.当每检测到一个参考时钟信号的上升沿时，对系统时钟信号进行采样得到第一采样信号；
68.对所述第一采样信号进行采样得到第二采样信号；
69.对第二采样信号进行采样得到第三采样信号；
70.将所述第二采样信号取反后与所述第三采样信号进行与运算后生成下降沿指示信号；
71.当检测到所述下降沿指示信号产生下降沿时，确定当前周期内系统时钟信号产生下降沿。
72.在一个或多个可能的实施例中，所述当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿，还包括：
73.将所述第三采样信号取反后与所述第二采样信号进行与运算后生成上升沿指示信号；
74.当检测到所述上升沿指示信号产生上升沿时，确定当前周期内系统管理时间信号产生上升沿。
75.在一个或多个可能的实施例中，所述对系统时钟信号进行采样得到第一采样信号，包括：
76.采集系统时钟信号的电压值；
77.若所述电压值大于或等于高电平阈值，则控制第一采样信号为高电平；
78.若所述电压值小于或等于低电平阈值，则控制第一采样信号为低电平。
79.在一个或多个可能的实施例中，所述高电平阈值为0.7*vdd，所述低电平阈值为0.3*vdd。
80.在一个或多个可能的实施例中，所述计数器的初始计数值为1，
81.在一个或多个可能的实施例中，所述参考时钟信号的频率大于或等于所述锁定频率的20倍。
82.需要说明的是，上述实施例提供的装置4在执行系统时钟信号的锁频方法时，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将设备的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。另外，上述实施例提供的系统时钟信号的锁屏装置与系统时钟信号的锁频方法实施例属于同一构思，其体现实现过程详见方法实施例，这里不再赘述。
83.上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
84.本技术实施例还提供了一种计算机存储介质，所述计算机存储介质可以存储有多条指令，所述指令适于由处理器加载并执行如上述图1所示实施例的方法步骤，具体执行过程可以参见图1所示实施例的具体说明，在此不进行赘述。
85.本技术还提供了一种计算机程序产品，该计算机程序产品存储有至少一条指令，所述至少一条指令由所述处理器加载并执行以实现如上各个实施例所述的系统时钟信号的锁频方法。
86.请参见图5，为本技术实施例提供了一种电子设备的结构示意图。如图5所示，所述电子设备500可以包括：至少一个处理器501，至少一个通信接口503，存储器504，至少一个通信总线502。
87.其中，通信总线502用于实现这些组件之间的连接通信。
88.其中，通信接口503用于实现外部器件或装置之间的通信，可选的可以包括标准的有线接口、无线接口(如wi-fi接口)。
89.电子设备500还包括：第一信号发生器、第二信号发生器和计数器，第一信号发生器用于输出参考时钟信号，第二信号发生器用于输出系统时钟信号，计数器用于根据参考时钟信号的驱动进行计数。第一信号发生器、第二信号发生器和计数器可以设置在处理器501的内部，也可以独立设置在处理器501的外部，本技术不作限制。
90.第一过零检测电路分别与处理器501和主路中的电感相连，第二过零检测电路分别与处理器501和从路中的电感相连。
91.其中，处理器501可以包括一个或者多个处理核心。处理器501利用各种接口和线路连接整个电子设备500内的各个部分，通过运行或执行存储在存储器504内的指令、程序、代码集或指令集，以及调用存储在存储器504内的数据，执行电子设备500的各种功能和处理数据。可选的，处理器501可以采用数字信号处理(digital signal processing，dsp)、现场可编程门阵列(field-programmable gate array，fpga)、可编程逻辑阵列(programmable logic array，pla)中的至少一种硬件形式来实现。处理器501可集成中央处理器(central processing unit，cpu)、图像处理器(graphics processing unit，gpu)和调制解调器等中的一种或几种的组合。其中，cpu主要处理操作系统、用户界面和应用程序等；gpu用于负责显示屏所需要显示的内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到处理器501中，单独通过一块芯片进行
实现。
92.其中，存储器504可以包括随机存储器(random access memory，ram)，也可以包括只读存储器(read-only memory)。可选的，该存储器504包括非瞬时性计算机可读介质(non-transitory computer-readable storage medium)。存储器504可用于存储指令、程序、代码、代码集或指令集。存储器504可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现上述各个方法实施例的指令等；存储数据区可存储上面各个方法实施例中涉及到的数据等。存储器504可选的还可以是至少一个位于远离前述处理器501的存储装置。如图5所示，作为一种计算机存储介质的存储器504中可以包括操作系统、网络通信模块、用户接口模块以及应用程序。
93.在图5所示的电子设备500中，用户接口503主要用于为用户提供输入的接口，获取用户输入的数据；而处理器501可以用于调用存储器504中存储的应用程序，并具体执行如图1所示的方法，具体过程可参照图1所示，此处不再赘述。
94.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体或随机存储记忆体等。
95.以上所揭露的仅为本技术较佳实施例而已，当然不能以此来限定本技术之权利范围，因此依本技术权利要求所作的等同变化，仍属本技术所涵盖的范围。

技术特征：
1.一种系统时钟信号的锁频方法，其特征在于，所述方法包括：上电后，指示第一信号发生器输出参考时钟信号，以及指示第二信号发生器根据锁定频率输出系统时钟信号和指示计数器开始计数；当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿；若为是，指示所述第二信号发生器调整下一周期内系统时钟信号的占空比，以及调整完成后将所述计数器的计数值重置为1；其中，若a
n
大于b，则x
n+1
＝x
n-(c
n-d
n
)，y
n+1
＝y
n-d
n
；若a
n
等于b，则x
n+1
＝x
n
，y
n+1
＝y
n
；若a
n
小于b，则x
n+1
＝x
n
+d
n
，y
n+1
＝y
n
+c
n
+d
n
；c
n
＝|a
n-b|，a
n
表示所述计数器的当前计数值，b表示周期数，x
n
表示当前周期内系统时钟信号的低电平持续时间，x
n+1
表示下一周期内系统时钟信号的低电平持续时间，y
n
表示当前周期内系统时钟信号的低电平持续时间，y
n+1
表示下一周期内系统时钟信号的高电平持续时间，表示向下取整，n为大于0的整数，f
hclk
表示参考时钟信号的频率，f
smbclk
表示系统时钟信号的锁定频率；若为否，将所述计数器的当前计数值加1。2.根据权利要求1所述的方法，其特征在于，所述当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿，包括：当每检测到一个参考时钟信号的上升沿时，对系统时钟信号进行采样得到第一采样信号；对所述第一采样信号进行采样得到第二采样信号；对第二采样信号进行采样得到第三采样信号；将所述第二采样信号取反后与所述第三采样信号进行与运算后生成下降沿指示信号；当检测到所述下降沿指示信号产生下降沿时，确定当前周期内系统时钟信号产生下降沿。3.根据权利要求2所述的方法，其特征在于，还包括：将所述第三采样信号取反后与所述第二采样信号进行与运算后生成上升沿指示信号；当检测到所述上升沿指示信号产生上升沿时，确定当前周期内系统管理时间信号产生上升沿。4.根据权利要求2或3所述的方法，其特征在于，所述对系统时钟信号进行采样得到第一采样信号，包括：采集所述系统时钟信号的电压值；若所述电压值大于或等于高电平阈值，则控制第一采样信号为高电平；若所述电压值小于或等于低电平阈值，则控制第一采样信号为低电平。5.根据权利要求4所述的方法，其特征在于，所述高电平阈值为0.7*vdd，所述低电平阈值为0.3*vdd，vdd是模拟电压。6.根据权利要求1或2或3或5所述的方法，其特征在于，所述计数器的初始计数值为1，y1＝b-x1。
7.根据权利要求6所述的方法，其特征在于，所述参考时钟信号的频率大于或等于所述锁定频率的20倍。8.一种系统时钟信号的锁频装置，其特征在于，所述装置包括：指示单元，用于上电后，指示第一信号发生器输出参考时钟信号，以及指示第二信号发生器根据锁定频率输出系统时钟信号和指示计数器开始计数；判断单元，用于当每检测到一个参考时钟信号的上升沿时，判断当前周期内系统时钟信号是否产生下降沿；调整单元，用于若为是，指示所述第二信号发生器调整下一周期内系统时钟信号的占空比，以及调整完成后将所述计数器的计数值重置为1；其中，若a
n
大于b，则x
n+1
＝x
n-(c
n-d
n
)，y
n+1
＝y
n-d
n
；若a
n
等于b，则x
n+1
＝x
n
，y
n+1
＝y
n
；若a
n
小于b，则x
n+1
＝x
n
+d
n
，y
n+1
＝y
n
+c
n
+d
n
；c
n
＝|a
n-b|，a
n
表示所述计数器的当前计数值，b表示周期数，x
n
表示当前周期内系统时钟信号的低电平持续时间，x
n+1
表示下一周期内系统时钟信号的低电平持续时间，y
n
表示当前周期内系统时钟信号的低电平持续时间，y
n+1
表示下一周期内系统时钟信号的高电平持续时间，表示向下取整，n为大于0的整数，f
hclk
表示参考时钟信号的频率，f
smbclk
表示系统时钟信号的锁定频率；重置单元，用于若为否，将所述计数器的当前计数值加1。9.一种计算机存储介质，其特征在于，所述计算机存储介质存储有多条指令，所述指令适于由处理器加载并执行如权利要求1～7任意一项的方法步骤。10.一种电子设备，其特征在于，包括：处理器和存储器；其中，所述存储器存储有计算机程序，所述计算机程序适于由所述处理器加载并执行如权利要求1～7任意一项的方法步骤。

技术总结
本申请实施例公开了一种系统时钟信号的锁频方法、装置、存储介质及电子设备，属于信号处理领域。本申请相对于现有技术直接控制信号发生器输出固定频率的系统时钟信号来说，可以根据参考时钟信号动态调整系统时钟信号的占空比，使得系统时钟信号的实际频率锁定到固定频率，为系统管理总线提供高精度的时钟信号，提高数据传输的可靠性。提高数据传输的可靠性。提高数据传输的可靠性。


技术研发人员：林明丰 刘文 陈奉仪 杜敏豪 叶敏龙
受保护的技术使用者：珠海泰为电子有限公司
技术研发日：2022.12.23
技术公布日：2023/8/4