具有绝缘沟槽栅电极的功率半导体器件的制作方法

1.本发明涉及具有绝缘沟槽栅电极的功率半导体器件。


背景技术：

2.与平面型功率半导体器件相比，具有绝缘沟槽栅电极的半导体器件可提供更高的沟道密度。通过减小相邻沟槽之间的间距，由于每单位面积的许多沟道的并行化所致，可获得较低的通态损耗。
3.然而，沟槽易受峰值电场的影响。保护沟槽底部上的栅极氧化物的一个选项是提供布置在沟槽的与n源极区域相对的一侧上的p
+
区域。然而，该p
+
区域不能用于传导并且限制了间距的比例，且因此限制了通态下可获得的漏源电阻(也称为r
dson
)。
4.待解决的问题是指定一种提供在沟槽底部处对沟槽的保护和窄间距的沟槽功率半导体器件。


技术实现要素：

5.该目的尤其通过根据权利要求1所述的功率半导体器件来获得。发展和权宜之计是进一步的权利要求的主题。
6.根据功率半导体器件的至少一个实施例，功率半导体器件包括沿竖直方向在第一主表面与第二主表面之间延伸的半导体本体。功率半导体器件进一步包括：沟槽，其沿竖直方向从第一主表面延伸到半导体本体中；以及绝缘沟槽栅电极，其形成在第一主表面上并延伸到沟槽中。沟槽沿着沟槽的主延伸方向被细分为多个区段，并且绝缘沟槽栅电极在所述多个区段上面连续地延伸。
7.例如，半导体本体包括与第一主表面相邻布置的第一导电类型的源极区域、第一导电类型的漂移层、以及不同于第一导电类型的第二导电类型的掺杂区域，其中，掺杂区域沿竖直方向布置在源极区域与漂移层之间的区域中。掺杂区域的子区域沿着主延伸方向在所述多个区段中的相邻两个区段之间延伸。该子区域比掺杂区域的在源极区域下方延伸的区域掺杂更重。在这相邻两个区段之间，掺杂区域沿竖直方向比沟槽更深地延伸到半导体本体中。
8.因此，沟槽并未沿着沟槽的主延伸方向在第一主表面上连续地延伸。沟槽的区段之间的区域可用于保护沟槽底部。因此，可免除为保护沟槽提供的沿横向方向在沟槽旁边的区域。因此，可减小相邻沟槽之间的间距(pitch)。
[0009]“横向方向”应意指平行于第一主表面延伸并且垂直于沟槽的主延伸方向的方向。
[0010]
示例性地，第二主表面沿竖直方向与第一主表面相对。
[0011]
例如，功率半导体器件被配置成用于在大电流(例如，至少一百安培)和/或至少500v的电压下操作。例如，电压可以是600v或750v或更大。
[0012]
根据功率半导体器件的至少一个实施例，半导体本体包括与第一主表面相邻布置的第一导电类型的源极区域、第一导电类型的漂移层、以及不同于第一导电类型的第二导
电类型的掺杂区域，其中，掺杂区域沿竖直方向布置在源极区域与漂移层之间的区域中。
[0013]
第一导电类型可以是n型，并且第二导电类型可以是p型。在这种情况下，漂移层和源极区域是n掺杂层或区域，而第二导电类型的掺杂区域是p型。替代地，第一导电类型是p型，并且第二导电类型是n型。
[0014]
术语“层”并不限于例如通过涂覆或沉积工艺形成在下面材料上的元件，而是还包括元件的子区域，该子区域不同于该元件的一个或多个相邻子区域，例如关于材料组成和掺杂浓度中的至少一者。例如，半导体晶片的或由半导体晶片形成的半导体本体的以不同方式掺杂的子区域也被称为层。
[0015]
例如，第二导电类型的掺杂区域或至少掺杂区域的子区域具有至少1*10
16
cm-3
或至少5*10
16
cm-3
的最大掺杂浓度。
[0016]
根据功率半导体器件的至少一个实施例，沟槽从第一主表面延伸到漂移层中。例如，绝缘沟槽栅电极的一部分与第二导电类型的掺杂区域的一部分布置在同一平面中。例如，绝缘沟槽栅电极的导电栅极层和第二导电类型的区域通过栅极绝缘层彼此分离。栅极绝缘层还可将栅极层与漂移层和源极区域中的至少一者分离。示例性地，栅极绝缘层也布置在栅极层的顶部上。
[0017]
例如，功率半导体器件是沟槽式mosfet。
[0018]
沟槽式mosfet(金属氧化物半导体场效应晶体管)在源极侧上包括第一导电类型的源极区域和不同于第一导电类型的第二导电类型的沟道层(或沟道植入物或植入层)。例如，第一主表面位于源极侧处。沟道层可由第二导电类型的掺杂区域形成。呈源电极形式的触点接触源极层和沟道层。绝缘沟槽栅电极侧向于源极层和沟道层布置在第一主表面上。
[0019]
例如，功率半导体器件是沟槽式igbt。
[0020]
沟槽式igbt(绝缘栅双极晶体管)在源极侧(也称为发射极侧)上包括第一导电类型的源极区域(也称为发射极层)和不同于第一导电类型的第二导电类型的基极层(也称为沟道植入物或沟道层)。例如，第一主表面位于源极侧处。基极层可由第二导电类型的掺杂区域形成。呈源电极(也称为发射极电极)形式的触点接触源极层和沟道层。绝缘沟槽栅电极侧向于源极层和沟道植入物布置在源极侧上。
[0021]
根据功率半导体器件的至少一个实施例，第二导电类型的掺杂区域的子区域沿着主延伸方向在所述多个区段中的相邻两个区段之间延伸。因此，掺杂区域沿着主延伸方向侧向地布置在这些区段旁边。
[0022]
例如，子区域直接毗连第一主表面。例如，子区域侧向地布置在源极区域旁边。
[0023]
借助于沟槽的相邻区段之间的子区域，可以获得使用导电类型与源极区域相反的层对沟槽底部的保护。因此，子区域可沿着沟槽底部屏蔽电场。可免除沿横向方向布置在沟槽旁边的保护区域。这有助于减小相邻沟槽之间的间距并在不损害栅极绝缘层的可靠性的情况下获得非常高的沟道密度。
[0024]
例如，第二导电类型的掺杂区域具有至少1*10
17
cm-3
或至少2*10
17
cm-3
的最大掺杂浓度。
[0025]
根据功率半导体器件的至少一个实施例，子区域比掺杂区域的在源极区域下方延伸的区域掺杂更重。例如，子区域的掺杂程度为2倍或5倍或10倍。子区域的高掺杂浓度促进了对沟槽底部的保护。
[0026]
根据功率半导体器件的至少一个实施例，在相邻区段之间，第二导电类型的掺杂区域沿竖直方向比沟槽更深地延伸到半导体本体中。已发现，掺杂区域和沟槽的这种相对布置有助于进一步改进栅极绝缘层保护的可靠性。例如，掺杂区域沿竖直方向以比沟槽深至少0.3μm的方式延伸到半导体本体中。如果掺杂区域的掺杂浓度并未沿竖直方向突然减小，例如由于掺杂剂的植入尾部(implant tail)所致，则掺杂区域在相邻区段之间的深度可使用该竖直位置来确定，其中第二导电类型的掺杂区域的掺杂浓度已降低到漂移层中的第一导电类型的掺杂剂的掺杂浓度。
[0027]
根据功率半导体器件的至少一个实施例，在相邻区段之间，第二导电类型的掺杂区域沿竖直方向以比沟槽深介于0.5μm与1μm的方式延伸到半导体本体中。
[0028]
根据功率半导体器件的至少一个实施例，源极区域在沟槽的相邻两个区段之间沿平行于沟槽的主延伸方向的方向被中断。换言之，源极区并未沿着沟槽的主延伸方向在沟槽的相邻两个区段上面连续地延伸。例如，源极区域仅沿着沟槽的侧面延伸，该侧面沿着沟槽的主延伸方向延伸。
[0029]
根据功率半导体器件的至少一个实施例，当沿着横向方向看时，源极区域布置在沟槽的两侧上。在这种情况下，沟槽的两侧都可用于源极区域。
[0030]
根据功率半导体器件的至少一个实施例，沟槽沿竖直方向的深度在0.5μm与1μm之间并且包括端值。
[0031]
根据功率半导体器件的至少一个实施例，所述多个区段中的区段沿着沟槽的主延伸方向的延伸范围(extension)在2μm与20μm之间并且包括端值，例如在10μm与15μm之间并且包括端值。在此范围内的沟槽的区段的长度促进了对沟槽底部的保护。
[0032]
根据功率半导体器件的至少一个实施例，相邻区段之间沿着主延伸方向的边缘到边缘距离在1μm与5μm之间并且包括端值。
[0033]
根据功率半导体器件的至少一个实施例，功率半导体器件的垂直于沟槽的主延伸方向的宽度在1μm与6μm之间并且包括端值。因此，可以获得非常高的沟道密度。
[0034]
根据功率半导体器件的至少一个实施例，半导体本体是基于碳化硅(sic)的。
[0035]“基于sic”意指半导体本体的晶体的晶格位点主要地(例如，达到至少90％)被硅原子和碳原子占据。然而，半导体本体包括另外的成分，诸如掺杂剂或杂质。
[0036]
碳化硅是宽带隙材料，其最大击穿电场比硅的最大击穿电场大了约一个数量级。sic被认为是用于制造功率半导体器件(诸如，mosfet或igbt)的有利材料。然而，也可使用其他半导体材料，诸如硅或其他宽带隙材料，诸如氮化镓(gan)。
附图说明
[0037]
在示例性实施例和附图中，类似的或类似地作用的组成部分设置有相同的附图标记。通常，仅描述关于各个实施例的不同之处。除非另有规定，否则对一个实施例中的部分或方面的描述也适用于另一个实施例中的对应部分或方面。
[0038]
在附图中：
[0039]
图1a、图1b、图1c和图1d以示意性侧视图(图1a)、透视图(图1b)、沿着沟槽的主延伸方向的剖视图示出了功率半导体器件的示例性实施例，并且图1d是省略了绝缘栅电极的透视图；
[0040]
图2a示出了沿着沟槽的主延伸方向的功率半导体器件的示例性实施例的掺杂浓度c的分布；以及
[0041]
图2b示出了具有图2a的掺杂浓度分布的功率半导体器件沿着沟槽的主延伸方向的电场分布的模拟结果。
[0042]
附图中所图示的元件及它们在彼此当中的尺寸关系不一定按比例绘制。相反，为了更好的表示性和/或为了更好的理解，各个元件或层厚度可用夸大的尺寸表示。
具体实施方式
[0043]
图1a至图1d中示意性地示出了功率半导体器件的示例性实施例。功率半导体器件1包括沿竖直方向在第一主表面21与第二主表面22(与第一主表面21相对)之间延伸的半导体本体2。沟槽4形成在半导体本体2中，其沿竖直方向从第一主表面21延伸到半导体本体2中。包括导电栅极层30和栅极绝缘层31的绝缘沟槽栅电极3形成在第一主表面21上并且延伸到沟槽4中。栅极绝缘层31将栅极层30与半导体本体2电绝缘。
[0044]
沟槽4沿着沟槽4的主延伸方向被细分为多个区段41。沿着主延伸方向，区段41彼此间隔开。
[0045]
绝缘沟槽栅电极(3)在所述多个区段(41)上面连续地延伸。
[0046]
沿着主延伸方向，沟槽4及其区段41从沿着主延伸方向界定功率半导体器件的一个侧面延伸到功率半导体器件1的相对侧面。
[0047]
半导体本体2包括第一导电类型的源极区域5、第一导电类型的漂移层6、以及不同于第一导电类型的第二导电类型的掺杂区域7。例如，源极区域5和漂移层6是n型，并且掺杂区域7是p型。
[0048]
半导体本体2进一步包括与第二主表面22相邻的底层8(图1a)。在第二主表面22处布置有底部电极9。为了更容易的表示，底层8和底部电极9仅在图1a中示出。
[0049]
例如，功率半导体器件1可以是mosfet或igbt。在mosfet中，底层8是第一导电类型并且充当漏极层。在igbt中，底层8是第二导电类型并且充当集电极层。
[0050]
在图1d的透视图中可以看到沟槽4的区段41，其中绝缘沟槽栅电极3被省略。
[0051]
沟槽4的区段41延伸穿过第二导电类型的掺杂区域7进入漂移层6。
[0052]
当沿着垂直于沟槽4的主延伸方向延伸的横向方向看时，源极区域5布置在沟槽4的区段41的两侧上。因此，区段41的两侧可用于n源极区域5。
[0053]
然而，作为与此的背离，源极区域5也可仅设置在区段41的一侧上。
[0054]
不同于蜂窝设计中的情况，源极区域5不存在于功率半导体器件1的沿着沟槽4的主延伸方向界定功率半导体器件的侧面处。
[0055]
在相邻区段41之间，源极区域5被中断，使得源极区域5并未沿着沟槽4的主延伸方向在相邻区段41之间连续地延伸。
[0056]
第二导电类型的掺杂区域7包括在沟槽4的相邻两个区段41之间延伸的子区域71。子区域71直接毗连半导体本体的第一主表面21。因此，子区域71在区域中侧向地布置在源极区域5旁边。例如，该子区域沿侧向方向直接毗连源极区域5。
[0057]
子区域71在源极区域5下方延伸的区域中比第二导电类型的掺杂区域7掺杂更重。借助于沟槽4的相邻区段41之间的比较高的掺杂浓度，栅极绝缘层31可在沟槽底部40处受
保护而免受阻挡状态下电场的过大值。这通过图2a中所示的掺杂浓度分布和图2b中所图示的阻断状态下的所得电场分布来图示。
[0058]
在图2a的示例性实施例中，沟槽具有0.7μm的深度v1并且掺杂区域7具有1μm的深度v2，使得掺杂区域7以比沟槽4深0.3μm的方式延伸到半导体本体2中。因此，掺杂区域7比沟槽4的区段41更深地延伸到半导体本体2中。
[0059]
在该示例中，掺杂区域7的子区域71中的掺杂浓度c达到约1*10
17
cm-3
。在该示例中，漂移层6的掺杂浓度达到约1*10
16
cm-3
。在图2a的范围中的负值表示p掺杂浓度，正值表示n掺杂浓度。
[0060]
在该示例性实施例中，半导体本体2是基于碳化硅的。然而，也可使用其他半导体材料，例如其他宽带隙材料或硅。
[0061]
在图2a中，沟槽4的区段41沿着沟槽的主延伸方向l1具有15μm的延伸范围。
[0062]
图2b的模拟结果图示，沟槽底部40正下方的电场明显低于最大电场。因此，得以高效地屏蔽电场，使得在沟槽4的区段41的底部40处的栅极绝缘层31受到保护。
[0063]
当然，器件参数可变化并且不必对应于以上示例性实施例中描述的器件参数。
[0064]
例如，沟槽4沿竖直方向的深度v1在0.5μm与1μm之间并且包括端值。
[0065]
区段41沿着沟槽4的主延伸方向的延伸范围l1可在2μm与20μm之间并且包括端值，例如在10μm与15μm之间并且包括端值。
[0066]
例如，相邻区段41之间沿着主延伸方向的边缘到边缘距离d1在1μm与5μm之间并且包括端值。
[0067]
例如，功率半导体器件1的垂直于沟槽4的主延伸方向的宽度w1可在1μm与6μm之间并且包括端值。
[0068]
使用所描述的配置，可同时获得栅极绝缘层31的非常高的沟道密度和高的可靠性。
[0069]
本专利申请要求欧洲专利申请20211584.6的优先权，其公开内容特此通过引用并入。
[0070]
本文中所描述的发明不受参考示例性实施例给出的描述的限制。相反，本发明涵盖任何新颖的特征和特征的任何组合，特别是包括权利要求中的特征的任何组合，即使该特征或该组合本身并未在权利要求或示例性实施例中明确指示。
[0071]
附图标记列表
[0072]
1 功率半导体器件
[0073]
2 半导体本体
[0074]
21 第一主表面
[0075]
22 第二主表面
[0076]
3 绝缘沟槽栅电极
[0077]
30 栅极层
[0078]
31 栅极绝缘层
[0079]
4 沟槽
[0080]
40 沟槽底部
[0081]
41 区段
[0082]
5 源极区域
[0083]
6 漂移层
[0084]
7 掺杂区域
[0085]
71 子区域
[0086]
8 底层
[0087]
9 底部电极
[0088]
l1区段沿着主延伸方向的延伸范围
[0089]
d1区段之间的边缘到边缘距离
[0090]
v1 沟槽沿竖直方向的深度
[0091]
v2 掺杂区域的深度
[0092]
w1 功率半导体器件的宽度

技术特征：
1.一种功率半导体器件(1)，包括：-半导体本体(2)，所述半导体本体沿竖直方向在第一主表面(21)与第二主表面(22)之间延伸；-沟槽(4)，所述沟槽沿所述竖直方向从所述第一主表面(21)延伸到所述半导体本体(2)中；以及-绝缘沟槽栅电极(3)，所述绝缘沟槽栅电极形成在所述第一主表面(21)上并且延伸到所述沟槽(4)中；其中，-所述沟槽(4)沿着所述沟槽的主延伸方向被细分为多个区段(41)，使得所述沟槽(4)未在所述第一主表面(21)上连续地延伸；-所述绝缘沟槽栅电极(3)在所述多个区段(41)上面连续地延伸；-所述半导体本体(2)包括与所述第一主表面(21)相邻布置的第一导电类型的源极区域(5)；-所述半导体本体(2)包括所述第一导电类型的漂移层(6)；-所述半导体本体(2)包括不同于所述第一导电类型的第二导电类型的掺杂区域(7)，其中，所述掺杂区域(7)沿所述竖直方向布置在所述源极区域(5)与所述漂移层(6)之间的区域中；-所述掺杂区域的子区域(71)沿着所述主延伸方向在所述多个区段中的相邻两个区段(41)之间延伸；-所述子区域(71)比所述掺杂区域(7)的在所述源极区域(5)下方延伸的区域掺杂更重；并且-在所述相邻两个区段(41)之间，所述掺杂区域(7)沿所述竖直方向比所述沟槽(4)更深地延伸到所述半导体本体(2)中。2.根据权利要求1所述的功率半导体器件(1)，其中，所述沟槽(4)从所述第一主表面(21)延伸到所述漂移层(6)中。3.根据权利要求1或2所述的功率半导体器件(1)，其中，所述子区域(71)直接毗连所述第一主表面(21)。4.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，在所述相邻两个区段(41)之间，所述掺杂区域(7)沿所述竖直方向以比所述沟槽深至少0.3μm的方式延伸到所述半导体本体中。5.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，在所述相邻两个区段(41)之间，所述掺杂区域(7)沿所述竖直方向以比所述沟槽(4)深介于0.5μm与1μm之间的方式延伸到所述半导体本体(2)中。6.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，所述源极区域(5)在所述沟槽(4)的相邻两个区段(41)之间沿平行于所述沟槽(4)的所述主延伸方向的方向被中断。7.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，当沿着垂直于所述沟槽(4)的所述主延伸方向延伸的横向方向看时，所述源极区域(5)布置在所述沟槽(4)的两侧上。
8.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，所述沟槽(4)沿所述竖直方向的深度(v1)在0.5μm与1μm之间并且包括端值。9.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，所述多个区段(41)中的区段(41)沿着所述沟槽(4)的所述主延伸方向的延伸范围(l1)在2μm与20μm之间并且包括端值。10.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，所述功率半导体器件(1)的垂直于所述沟槽(4)的所述主延伸方向的宽度(w1)在1μm与6μm之间并且包括端值。11.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，相邻区段(41)之间沿着所述主延伸方向的边缘到边缘距离(d1)在1μm与5μm之间并且包括端值。12.根据前述权利要求中任一项所述的功率半导体器件(1)，其中，所述半导体本体(2)是基于sic的。

技术总结
一种功率半导体器件(1)包括：沿竖直方向在第一主表面(21)与第二主表面(22)之间延伸的半导体本体(2)；沿竖直方向从第一主表面(21)延伸到半导体本体(2)中的沟槽(4)，并且指定了绝缘沟槽栅电极(3)，绝缘沟槽栅电极形成在第一主表面(21)上并且延伸到沟槽(4)中，其中，沟槽(4)沿着沟槽(4)的主延伸方向被细分为多个区段(41)，并且绝缘沟槽栅电极(3)在多个区段(41)上面连续地延伸。区段(41)上面连续地延伸。区段(41)上面连续地延伸。


技术研发人员：M
受保护的技术使用者：日立能源瑞士股份公司
技术研发日：2021.11.30
技术公布日：2023/8/4