存储器元件的制作方法

1.本技术案主张美国第17/582,193及17/582,551号专利申请案的优先权(即优先权日为“2022年1月24日”)，其内容以全文引用的方式并入本文中。
2.本公开关于一种存储器元件，特别是关于一种具有减少突起的存储胞的存储器元件。


背景技术：

3.动态随机存取存储器(dram)是一种半导体元件，用于将位元数据存储在集成电路(ic)内的独立电容中。dram通常形成沟槽式电容dram胞(cell)。一种埋入式栅极电极的先进制备方法涉及在包括一浅沟隔离(sti)结构的主动区(aa)的沟槽中建造一晶体管的栅极和字元线。
4.在过去的几十年里，随着半导体制造技术的不断改进，电子元件的尺寸也相应地缩小。由于胞晶体管的尺寸减少到几纳米的程度，可能会发生短路或桥接，因此可能导致胞晶体管操作期间的故障和元件性能的显著下降。因此，期望开发出解决相关制造难题的改进措施。
5.上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。


技术实现要素：

6.本公开的一个方面提供一种存储器元件。该存储器元件包括一半导体基底，该半导体基底的一表面突出有一鳍部；与该鳍部共形配置的一半导电层；配置在该半导电层上的一导电层；配置在该导电层上的一绝缘层；以及一突起，该突起包括从该半导电层横向突出并沿着该表面的一第一突起部分、从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及从该绝缘层横向突出并在该第二突起部分上的一第三突起部分，其中该突起具有一下切轮廓，并且该第三突起部分比该第一突起部分更为突出。
7.在一些实施例中，该第三突起部分从该绝缘层突出约30纳米至约300纳米。
8.在一些实施例中，该突起和该表面之间的一外部角度在约5
°
至约50
°
的范围内。
9.在一些实施例中，该下切轮廓包括该第一突起部分的一第一倾斜侧壁、该第二突起部分的一第二倾斜侧壁和该第三突起部分的一第三倾斜侧壁。
10.在一些实施例中，该第一倾斜侧壁、该第二倾斜侧壁和该第三倾斜侧壁实质上共面。
11.在一些实施例中，该第一倾斜侧壁与该第二倾斜侧壁结合，该第二倾斜侧壁与该第三倾斜侧壁结合。
12.在一些实施例中，该第二倾斜侧壁配置在该第一倾斜侧壁和该第三倾斜侧壁之间。
13.在一些实施例中，该半导电层包括多晶硅。
14.在一些实施例中，该导电层包括钨。
15.在一些实施例中，该绝缘层包括氧化物。
16.在一些实施例中，该突起距离该表面的高度约为250纳米。
17.在一些实施例中，存储器元件更包括设置在该半导体基底上的一接触插塞，其中该接触插塞与该突起的一距离实质上大于200纳米。
18.在一些实施例中，该距离实质上小于500纳米。
19.在一些实施例中，该接触插塞包括钨。
20.本公开的另一个方面提供一种存储器元件。该存储器元件包括一半导体基底，该半导体基底的一表面突出有一鳍部；与该鳍部共形配置的一半导电层，具有远离该鳍部横向突出并沿着该表面的一第一突起部分；与该半导电层共形配置的一导电层，具有远离该鳍部横向突出且在该第一突起部分上的一第二突起部分；以及与该导电层共形配置的一绝缘层，具有远离该鳍部横向突出且在该第二突起部分上的一第三突起部分，其中该第三突起部分的一长度实质上小于300纳米。
21.在一些实施例中，该长度实质上大于30纳米。
22.在一些实施例中，该第一突起部分实质上比该第二突起部分长。
23.在一些实施例中，该第二突起部分实质上比该第三突起部分长。
24.在一些实施例中，该第一突起部分的一第一侧壁、该第二突起部分的一第二侧壁和该第三突起部分的一第三侧壁实质上共面。
25.在一些实施例中，该第一侧壁与该第二侧壁结合，该第二侧壁与该第三侧壁结合。
26.在一些实施例中，该第二侧壁经配置在该第一侧壁和该第三侧壁之间。
27.在一些实施例中，该存储器元件更包括配置在该半导体基底上的一接触插塞，其中该接触插塞与该第一突起部分间隔约200纳米至约500纳米的一距离。
28.在一些实施例中，该接触插塞与该第二突起部分间隔该距离。
29.在一些实施例中，该接触插塞与该第三突起部分间隔该距离。
30.本公开的另一个方面提供一种存储器元件的制备方法。该制备方法包括以下步骤：提供一半导体基底，该半导体基底的一表面突出有一鳍部；在该半导体基底上配置一半导电材料并与该鳍部共形；在该半导电材料上配置一导电材料；在该导电材料上配置一绝缘材料；在该绝缘材料上配置一图案化光阻；以一第一预定角度向一等离子体施加一电场，以去除通过该图案化光阻曝露的一部分绝缘材料，以形成一绝缘层，去除该部分绝缘材料下的一部分导电材料，以形成一导电层，以及去除该部分绝缘材料下的一部分半导电材料，以形成一半导电层；以及从该绝缘层去除该图案化光阻。
31.在一些实施例中，该半导体基底在施加该电场的期间旋转。
32.在一些实施例中，该部分绝缘材料、该部分导电材料和该部分半导电材料是借由一干式蚀刻制程去除。
33.在一些实施例中，该第一预定角度在约5
°
至约50
°
的范围内。
34.在一些实施例中，该制备方法更包括在该半导体基底下设置一阴极，并在该图案化光阻和该绝缘材料上设置一阳极。
35.在一些实施例中，该阳极相对于该阴极以一第二预定角度倾斜，而该第二预定角
度在约40
°
至约85
°
的范围内。
36.在一些实施例中，该等离子体以该第一预定角度轰击该部分绝缘材料、该部分导电材料或该部分半导电材料。
37.在一些实施例中，该部分绝缘材料、该部分导电材料和该部分半导电材料被依次或同时移除。
38.在一些实施例中，在施加该电场后，该半导电层包括从该半导电层横向突出并沿着该表面的一第一突起部分，该导电层包括从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及该绝缘层包括从该绝缘层横向突出并在该第二突起部分上的一第三突起部分。
39.在一些实施例中，该制备方法更包括在该半导体基底上形成一接触插塞，与该第一突起部分、该第二突起部分和该第三突起部分相邻配置。
40.在一些实施例中，该接触插塞与该第三突起部分为约200纳米至约500纳米的距离间隔开。
41.总之，由于在干式蚀刻制程中施加预定角度的电场，等离子体以预定角度轰击在存储胞上，借由干式蚀刻制程去除存储胞的半导电层、导电层和绝缘层的某些部分。形成并突出于半导体层、导电层和绝缘层的突起可以被减少或缩短。因此，可以防止或尽量减少存储胞与存储胞附近的接触插塞之间的短路或桥接。
42.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
43.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号是指相同的元件。
44.图1是横截面侧视图，例示本公开一些实施例的存储器元件。
45.图2是横截面侧视图，例示本公开一些实施例的存储器元件。
46.图3是横截面侧视图，例示本公开一些实施例的存储器元件。
47.图4是横截面侧视图，例示本公开一些实施例的存储器元件。
48.图5是横截面侧视图，例示本公开一些实施例的存储器元件。
49.图6是横截面侧视图，例示本公开一些实施例的存储器元件。
50.图7是横截面侧视图，例示本公开一些实施例的存储器元件。
51.图8是横截面侧视图，例示本公开一些实施例的存储器元件。
52.图9是流程图，例示本公开一些实施例的存储器元件的制备方法。
53.图10至图31是横截面图，例示本公开一些实施例的存储器元件的制备中间阶段。
54.其中，附图标记说明如下：
55.100：存储器元件
56.101：半导体基底
57.101a：鳍部
58.101b：底面
59.101c：顶面
60.101d：顶面
61.101e：侧壁
62.102：半导电层
63.102a：第一突起部分
64.102b：第一伸长部分
65.102c：第一倾斜侧壁
66.102d：半导电材料
67.103：导电层
68.103a：第二突起部分
69.103b：第二伸长部分
70.103c：第二倾斜侧壁
71.103d：导电材料
72.104：绝缘层
73.104a：第三突起部分
74.104b：第三伸长部分
75.104c：第三倾斜侧壁
76.104d：绝缘材料
77.105：接触插塞
78.106：图案化光阻
79.107：阴极
80.108：阳极
81.109：等离子体
82.110：突起
83.111：电场
84.200：存储器元件
85.300：存储器元件
86.400：存储器元件
87.500：存储器元件
88.600：存储器元件
89.700：存储器元件
90.800：存储器元件
91.a：箭头
92.d1：长度
93.d2：高度
94.d3：距离
95.d4：距离
96.s900：制备方法
97.s901：步骤
98.s902：步骤
99.s903：步骤
100.s904：步骤
101.s905：步骤
102.s906：步骤
103.s907：步骤
104.α：外部角度
105.β：第二预定角度
具体实施方式
106.下面的公开内容提供许多不同的实施例，或实例，用于实现所提供主题的不同特征。为了简化本公开内容，下面描述元件和安排的具体例子。当然，这些只是例子，并不旨在具限制性。例如，在接下来的描述中，第一特征在第二特征上的形成可以包括第一和第二特征直接接触的实施例，也可以包括在第一和第二特征之间形成附加特征的实施例，这样第一和第二特征可以不直接接触。
107.此外，本公开内容可能会在各实施例中重复参考数字和/或字母。这种重复是为了简单明了，其本身并不决定所讨论的各种实施例和/或配置之间的关系。
108.此外，空间相对用语，如“下”、“下面”、“下方”、“上”、“上方”等，为了便于描述，在此可用于描述一个元素或特征与图中所示的另一个(些)元素或特征的关系。空间上的相对用语旨在包括元件在使用或操作中的不同方向，以及图中描述的方向。该元件可以有其他方向(旋转90度或其他方向)，这里使用的空间相对描述词也同样可以相应地解释。
109.图1是横截面侧视图，例示本公开一些实施例的存储器元件100。在一些实施例中，存储器元件100包括一存储胞(memory cell)。在一些实施例中，几个存储胞在存储器元件100中以列(row)和行(column)排列。
110.在一些实施例中，存储器元件100包括半导体基底101。在一些实施例中，半导体基底101包括半导体材料，如硅、锗、镓、砷，或其组合。在一些实施例中，半导体基底101包括块状(bulk)的半导体材料。在一些实施例中，半导体基底101是一半导体晶圆(例如，硅晶圆)或绝缘体上的半导体(soi)晶圆(例如，绝缘体上的硅晶圆)。在一些实施例中，半导体基底101是一硅基底。在一些实施例中，半导体基底101包括轻度掺杂的单晶硅。在一些实施例中，半导体基底101是一p型基底。
111.在一些实施例中，半导体基底101包括底面101b和与底面101b相对的顶面101c。在一些实施例中，顶面101c是半导体基底101的一正面，其中电子元件或部件随后在顶面101c上形成，并经配置以与外部电路电连接。在一些实施例中，底面101b是半导体基底101的一背面，其中没有电子元件或部件。
112.在一些实施例中，半导体基底101包括从半导体基底101的顶面101c和远离底面101b延伸的鳍部101a。鳍部101a从半导体基底101的顶面101c突出。在一些实施例中，鳍部
101a实质上直立地延伸到半导体基底101上方。在一些实施例中，鳍部101a具有高于半导体基底101的顶面101c的顶面101d。
113.在一些实施例中，存储器元件100包括配置在鳍部101a上并与之共形的半导电层102。在一些实施例中，半导电层102配置在顶面101c和顶面101d上。在一些实施例中，半导电层102包括多晶硅(polysilicon)或多晶体硅(polycrystalline silicon)。在一些实施例中，半导电层102的厚度在约50纳米至约100纳米的范围内。在一些实施例中，半导电层102的厚度在约80纳米到约90纳米的范围内。
114.在一些实施例中，半导电层102包括第一突起部分102a和与第一突起部分102a结合的第一伸长部分102b。在一些实施例中，第一突起部分102a从第一伸长部分102b横向突出并沿着半导体基底101的顶面101c。在一些实施例中，第一突起部分102a横向地远离鳍部101a延伸。
115.在一些实施例中，第一突起部分102a具有相对于半导体基底101的顶面101c倾斜的第一倾斜侧壁102c。在一些实施例中，第一倾斜侧壁102c与顶面101c之间的外部角度α在约5
°
至约50
°
范围内。在一些实施例中，第一伸长部分102b垂直地沿着鳍部101a的侧壁101e延伸。在一些实施例中，第一突起部分102a与第一伸长部分102b实质上正交。
116.在一些实施例中，存储器元件100包括配置在半导电层102上并与之共形的导电层103。在一些实施例中，导电层103经配置在半导电层102的第一突起部分102a和第一伸长部分102b上。在一些实施例中，导电层103经配置在顶面101c和顶面101d上。
117.在一些实施例中，导电层103包括一导电材料，如钨(w)。在一些实施例中，导电层103的厚度在约50纳米至约100纳米的范围内。在一些实施例中，导电层103的厚度在约80纳米到约90纳米的范围内。
118.在一些实施例中，导电层103包括第二突起部分103a和与第二突起部分103a结合的第二伸长部分103b。在一些实施例中，第二突起部分103a从第二伸长部分103b横向突出，并沿着半导电层102的第一突起部分102a。在一些实施例中，第二突起部分103a横向远离鳍部101a延伸。
119.在一些实施例中，第二突起部分103a具有相对于半导体基底101的顶面101c倾斜的第二倾斜侧壁103c。在一些实施例中，第二倾斜侧壁103c与顶面101c之间的外部角度α在约5
°
至约50
°
的范围内。
120.在一些实施例中，第二倾斜侧壁103c与第一倾斜侧壁102c结合并实质上共面。在一些实施例中，第二伸长部分103b垂直地沿着半导电层102的第一伸长部分102b延伸。在一些实施例中，第二突起部分103a与第二伸长部分103b实质上正交。
121.在一些实施例中，存储器元件100包括配置在导电层103上并与之共形的绝缘层104。在一些实施例中，绝缘层104配置在导电层103的第二突起部分103a和第二伸长部分103b上。在一些实施例中，绝缘层104经配置在顶面101c和顶面101d上。
122.在一些实施例中，绝缘层104包括一绝缘材料，如氧化硅、氮化硅、氮氧化硅(silicon oxynitride)等，或其组合。在一些实施例中，绝缘层104的厚度在约50纳米至约100纳米之间。在一些实施例中，绝缘层104的厚度在约80纳米到约90纳米的范围内。
123.在一些实施例中，绝缘层104包括第三突起部分104a和与第三突起部分104a结合的第三伸长部分104b。在一些实施例中，第三突起部分104a从第三伸长部分104b横向突出，
并沿着导电层103的第二突起部分103a。在一些实施例中，第三突起部分104a横向远离鳍部101a延伸。
124.在一些实施例中，第三突起部分104a具有相对于半导体基底101的顶表面101c倾斜的第三倾斜侧壁104c。在一些实施例中，第三倾斜侧壁104c与顶面101c之间的外部角度α在约5
°
至约50
°
的范围内。在一些实施例中，第三倾斜侧壁104c与第二倾斜侧壁103c结合。在一些实施例中，第三倾斜侧壁104c与第二倾斜侧壁103c和第一倾斜侧壁102c实质上共面。
125.在一些实施例中，第二倾斜侧壁103c配置在第一倾斜侧壁102c和第三倾斜侧壁104c之间。在一些实施例中，第三伸长部分104b垂直地沿导电层103的第二伸长部分103b延伸。在一些实施例中，第三突起部分104a与第三伸长部分104b实质上正交。
126.在一些实施例中，存储器元件100包括由第一突起部分102a、第二突起部分103a和第三突起部分104a组成的突起110。在一些实施例中，突起110有一下切(undercut)的轮廓。在一些实施例中，第三突起部分104a从第一突起部分102a和第二突起部分103a突出。在一些实施例中，该下切轮廓包括第一突起部分102a的第一倾斜侧壁102c、第二突起部分103a的第二倾斜侧壁103c和第三突起部分104a的第三倾斜侧壁104c。
127.在一些实施例中，第三突起部分104a从第三伸长部分104b突出的长度d1为约30纳米至约300纳米。在一些实施例中，突起部分110在顶面101c上的高度d2为约250nm。在一些实施例中，突起110与顶面101c之间的外部角度α在约5
°
至约50
°
范围内。
128.图2是横截面侧视图，例示本公开一些实施例的存储器元件200。存储器元件200与图1的存储器元件100相似，只是突起部分110具有一垂直的轮廓。在一些实施例中，第一突起部分102a具有第一垂直侧壁102c，第二突起部分103a具有第二垂直侧壁103c，以及第三突起部分104a具有第三垂直侧壁104c。在一些实施例中，第一垂直侧壁102c、第二垂直侧壁103c和第三垂直侧壁104c实质上共面。在一些实施例中，第一垂直侧壁102c与第二垂直侧壁103c结合，而第二垂直侧壁103c与第三垂直侧壁104c结合。
129.在一些实施例中，第二垂直侧壁103c配置在第一垂直侧壁102c和第三垂直侧壁104c之间。在一些实施例中，第三突起部分104a的长度d1实质上小于300纳米。在一些实施例中，长度d1实质上大于30纳米。在一些实施例中，第一突起部分102a实质上比第二突起部分103a长。在一些实施例中，第二突起部分103a实质上比第三突起部分104a长。
130.图3是横截面侧视图，例示本公开一些实施例的存储器元件300。存储器元件300与图1的存储器元件100相似，只是突起110有一过切(overcut)的轮廓。在一些实施例中，突起110与顶面101c之间的外部角度α实质上大于90
°
。在一些实施例中，第一突起部分102a比第三突起部分104a更为突出。在一些实施例中，第三突起部分104a的长度d1在约30纳米至约300纳米的范围内。在一些实施例中，第一突起部分102a实质上比第二突起部分103a长。在一些实施例中，第二突起部分103a实质上比第三突起部分104a长。
131.图4是是横截面侧视图，例示本公开一些实施例的存储器元件400。存储器元件400与图2的存储器元件200相似，只是第三突起部分104a不存在。在一些实施例中，第二垂直侧壁103c、第一垂直侧壁102c和第三突起部分104b的侧壁实质上共面。在一些实施例中，第三伸长部分104b的侧壁与第二垂直侧壁103c结合。
132.图5是横截面侧视图，例示本公开一些实施例的存储器元件500。存储器元件500包
括图1的存储器元件100和配置在半导体基底101上的接触插塞105。在一些实施例中，接触插塞105包括一导电材料，如钨(w)。在一些实施例中，接触插塞与突起110相隔的距离d3实质上大于200纳米。在一些实施例中，距离d3实质上小于500纳米。在一些实施例中，接触插塞与第三突起部分104a之间的距离为d3。
133.图6是横截面侧视图，例示本公开一些实施例的存储器元件600。存储器元件600包括图2的存储器元件200和配置在半导体基底101上的接触插塞105。在一些实施例中，接触插塞105与第一突起部分102a之间的距离d3为约200纳米至约500纳米。在一些实施例中，接触插塞105与第二突起部分103a或第三突起部分104a以距离d3隔开。
134.图7是横截面侧视图，例示本公开一些实施例的存储器元件700。存储器元件700包括图3的存储器元件300和配置在半导体基底101上的接触插塞105。在一些实施例中，接触插塞105与第一突起部分102a之间的距离d3为约200纳米至约500纳米。
135.图8是横截面侧视图，例示本公开一些实施例的存储器元件800。存储器元件800包括图4的存储器元件400和配置在半导体基底101上的接触插塞105。在一些实施例中，接触插塞105与第一突起部分102a或第二突起部分103a之间的距离d4为约200纳米至约500纳米。
136.由于突起110从半导电层102，导电层103和绝缘层104的突出被减少或缩短。突起110和接触插塞105之间可以保持一个理想的距离。因此，可以防止或尽量减少短路或桥接。
137.图9是流程图，例示本公开一些实施例的存储器元件100、200、300、400、500、600、700或800的制备方法s900，以及图10至图31是横截面图，例示本公开一些实施例的存储器元件100、200、300、400、500、600、700或800的制备中间阶段。
138.图10至图31所示的阶段也在图9的流程图中示意说明。在下面的讨论中，图10至图31所示的制备阶段是参照图9所示的制程步骤来讨论。制备方法s900包括一些操作，描述和说明不应视为对操作顺序的限制。制备方法s900包括若干步骤(s901、s902、s903、s904、s905、s906和s907)。
139.参照图10和图11，根据图9中的步骤s901提供半导体基底101。在一些实施例中，半导体基底101经定义以具有一主动区，并包括围绕该主动区的一隔离结构。在一些实施例中，半导体基底101包括底面101b和与底面101b相对的顶面101d。
140.在如图11所示的一些实施例中，半导体基底101具有从半导体基底101突出的鳍部101a。在一些实施例中，鳍部101a是借由从顶面101d朝向底面101b移除半导体基底101的一些部分而形成。在一些实施例中，在移除之后形成半导体基底101的另一个顶面101c。在一些实施例中，鳍部101a具有顶面101d。
141.参照图12，根据图9中的步骤s902，在半导体基底101上配置半导电材料102d并与鳍部101a共形。在一些实施例中，半导电材料102d经配置在顶面101c和鳍部101a的一表面上。在一些实施例中，半导电材料102d是借由沉积或任何其他合适的制程来配置。在一些实施例中，半导电材料102d包括多晶硅。
142.参照图13，根据图9中的步骤s903，在半导电材料102d上配置导电材料103d。在一些实施例中，导电材料103d是借由沉积或任何其他合适的制程来配置。在一些实施例中，导电材料103d包括钨。
143.参照图14，根据图9中的步骤s904，在导电材料103d上配置绝缘材料104d。在一些
实施例中，绝缘材料104d是借由沉积、化学气相沉积(cvd)或任何其他合适的制程配置。在一些实施例中，绝缘材料104d包括氧化物。
144.参照图15，根据图9中的步骤s905，在绝缘材料104d上配置图案化光阻106。在一些实施例中，图案化光阻106是借由在绝缘材料104d上配置一光阻材料，然后去除光阻材料的一些部分而成为图案化光阻106，并在绝缘材料104d上形成。在一些实施例中，半导电材料102d、导电材料103d和绝缘材料104d的一些部分没有被图案化光阻106覆盖。绝缘材料104d至少部分地通过图案化光阻106曝露。
145.参照图16，如图15所示的中间结构与阴极107电性连接。在一些实施例中，阴极107置于半导体基底101下方，并经配置以向图15的中间结构提供一正向偏压。
146.参照图17，阳极108置于在图15的中间结构上方。在一些实施例中，阳极108置于图案化光阻106和绝缘材料104d上方，并经配置以在图15的中间结构上提供一负向偏压。
147.参照图18，阳极108被移位，以第二预定角度β相对于阴极107倾斜。在一些实施例中，第二预定角度β在约40
°
至约85
°
的范围内。
148.参照图19，根据图9中的步骤s906，以第一预定角度α向等离子体109施加电场111。在一些实施例中，电场111是借由偏压阴极107和阳极108来提供。在一些实施例中，电场111是在第一预定角度α上提供，其范围为约5
°
至约50
°
。在一些实施例中，在施加电场111期间，半导体基底101如箭头a所示旋转。在一些实施例中，等离子体109是一种离子化气体。在一些实施例中，等离子体109包括氧气、氯气或类似物。
149.参照图20，电场111以第一预定角度α施加，以去除通过图案化光阻106曝露的绝缘材料104d的一部分，在绝缘材料104d的该部分下的导电材料103d的一部分，以及在导电材料103d的该部分下的半导电材料102d的一部分。在一些实施例中，绝缘材料104d的该部分、导电材料103d的该部分和半导电材料102d的该部分被依次或同时移除。
150.在一些实施例中，绝缘材料104d的该部分、导电材料103d的该部分和半导电材料102d的该部分是借由一干式蚀刻制程去除。在一些实施例中，绝缘材料104d的该部分、导电材料103d的该部分和半导电材料102d的该部分分别借由等离子体109轰击绝缘材料104d、导电材料103d和半导电材料102d来去除。在一些实施例中，等离子体109以第一预定角度α轰击在绝缘材料104d的该部分、导电材料103d的该部分和半导电材料102d的该部分。
151.在一些实施例中，在干式蚀刻制程后形成绝缘层104、导电层103和半导电层102。在干式蚀刻制程之后，阴极107和阳极108被移除或电性断开。在一些实施例中，在施加电场111后或在干式蚀刻制程后，半导电层102包括从第一伸长部分102b横向突出并沿着顶面101c第一突起部分102a，导电层103包括从第二伸长部分103b横向突出并在第一突起部分102a上的第二突起部分103a，以及绝缘层104包括从第三伸长部分104b横向突出并在第二突起部分103a上的第三突起部分104a。
152.在一些实施例中，形成由第一突起部分102a、第二突起部分103a和第三突起部分104a组成的突起110。在一些实施例中，突起110与顶面101c之间的外部角度α实质上等于第一预定角α。在一些实施例中，外部角度α的范围为约5
°
至约50
°
。
153.参照图21，根据图9中的步骤s907，将图案化光阻106从绝缘层104上去除。在一些实施例中，借由蚀刻、剥离或任何其他合适的制程去除图案化光阻106。在一些实施例中，形成图1的存储器元件100。
154.参照图22，在半导体基底101上形成接触插塞105，并与第一突起部分102a、第二突起部分103a和第三突起部分104a相邻配置。在一些实施例中，接触插塞105是借由沉积或任何其他合适的制程形成。在一些实施例中，接触插塞105与第三突起部分104a之间的距离d3为约200纳米至约500纳米。在一些实施例中，形成图5的存储器元件500。
155.在一些实施例中，图2的存储器元件200可以在如图19所示的施加电场111后或干式蚀刻制程后借由以下步骤形成。在施加电场111或干式蚀刻制程之后，半导电层102包括从第一伸长部分102b横向突出并沿着顶面101c的第一突起部分102a，导电层103包括从第二伸长部分103b横向突出并在第一突起部分102a上的第二突起部分103a，以及绝缘层104包括从第三伸长部分104b横向突出并在第二突起部分103a上的第三突起部分104a，如图23所示形成。
156.在一些实施例中，去除图案化光阻106，然后图2的存储器元件200，如图24所示形成。在一些实施例中，图6的存储器元件600可以在形成接触插塞105之后形成，如图25所示。
157.在一些实施例中，图3的存储器元件300可以在如图19所示的施加电场111后或干式蚀刻制程后借由以下步骤形成。在施加电场111或干式蚀刻制程之后，半导电层102包括从第一伸长部分102b横向突出并沿着顶面101c的第一突起部分102a，导电层103包括从第二伸长部分103b横向突出并在第一突起部分102a上的第二突起部分103a，以及绝缘层104包括从第三伸长部分104b横向突出并在第二突起部分103a上的第三突起部分104a，如图26所示形成。
158.在一些实施例中，除去图案化光阻106，然后图3的存储器元件300，如图27所示形成。在一些实施例中，图7的存储器元件700可以在形成接触插塞105之后形成，如图28所示。
159.在一些实施例中，图4的存储器元件400可以在如图19所示的施加电场111后或干式蚀刻制程后借由以下步骤形成。在应用电场111或干式蚀刻制程之后，半导电层102包括从第一伸长部分102b横向突出并沿着顶面101c的第一突起部分102a，以及导电层103包括从第二伸长部分103b横向突出并在第一突起部分102a上的第二突起部分103a，如图29所示形成。
160.在一些实施例中，除去图案化光阻106，然后形成图4的存储器元件400，如图30所示。在一些实施例中，图8的存储器元件800可以在形成接触插塞105之后形成，如图31所示。
161.本公开的一个方面提供一种存储器元件。该存储器元件包括一半导体基底，该半导体基底的一表面突出有一鳍部；与该鳍部共形配置的一半导电层；配置在该半导电层上的一导电层；配置在该导电层上的一绝缘层；以及一突起，该突起包括从该半导电层横向突出并沿着该表面的一第一突起部分、从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及从该绝缘层横向突出并在该第二突起部分上的一第三突起部分，其中该突起具有一下切轮廓，并且该第三突起部分比该第一突起部分更为突出。
162.本公开的另一个方面提供一种存储器元件。该存储器元件包括一半导体基底，该半导体基底的一表面突出有一鳍部；与该鳍部共形配置的一半导电层，具有远离该鳍部横向突出并沿着该表面的一第一突起部分；与该半导电层共形配置的一导电层，具有远离该鳍部横向突出且在该第一突起部分上的一第二突起部分；以及与该导电层共形配置的一绝缘层，具有远离该鳍部横向突出且在该第二突起部分上的一第三突起部分，其中该第三突起部分的一长度实质上小于300纳米。
163.本公开的另一个方面提供一种存储器元件的制备方法。该制备方法包括以下步骤：提供一半导体基底，该半导体基底的一表面突出有一鳍部；在该半导体基底上配置一半导电材料并与该鳍部共形；在该半导电材料上配置一导电材料；在该导电材料上配置一绝缘材料；在该绝缘材料上配置一图案化光阻；以一第一预定角度向一等离子体施加一电场，以去除通过该图案化光阻曝露的一部分绝缘材料，以形成一绝缘层，去除该部分绝缘材料下的一部分导电材料，以形成一导电层，以及去除该部分绝缘材料下的一部分半导电材料，以形成一半导电层；以及从该绝缘层去除该图案化光阻。
164.总之，由于在干式蚀刻制程中施加预定角度的电场，等离子体以预定角度轰击在存储胞上，借由干式蚀刻制程去除存储胞的半导电层、导电层和绝缘层的某些部分。形成并突出于半导体层、导电层和绝缘层的突起可以被减少或缩短。因此，可以防止或尽量减少存储胞与存储胞附近的接触插塞之间的短路或桥接。
165.虽然已详述本公开及其优点，然而应理解可以进行其他变化、取代与替代而不脱离权利要求所界定的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
166.再者，本公开案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解以根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包括于本公开案的权利要求内。

技术特征：
1.一种存储器元件，包括：一半导体基底，该半导体基底的一表面突出有一鳍部；一半导电层，与该鳍部共形配置；一导电层，配置在该半导电层上；一绝缘层，配置在该导电层上；以及一突起，包括从该半导电层横向突出并沿着该表面的一第一突起部分、从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及从该绝缘层横向突出并在该第二突起部分上的一第三突起部分，其中该突起具有一下切轮廓，并且该第三突起部分比该第一突起部分更为突出。2.如权利要求1所述的存储器元件，其中该第三突起部分从该绝缘层突出的长度在约30纳米至约300纳米的范围内。3.如权利要求1所述的存储器元件，其中该突起和该表面之间的一外部角度在约5
°
至约50
°
的范围内。4.如权利要求1所述的存储器元件，其中该下切轮廓包括该第一突起部分的一第一倾斜侧壁、该第二突起部分的一第二倾斜侧壁和该第三突起部分的一第三倾斜侧壁。5.如权利要求4所述的存储器元件，其中该第一倾斜侧壁、该第二倾斜侧壁和该第三倾斜侧壁实质上共面。6.如权利要求4所述的存储器元件，其中该第一倾斜侧壁与该第二倾斜侧壁结合，该第二倾斜侧壁与该第三倾斜侧壁结合。7.如权利要求4所述的存储器元件，其中该第二倾斜侧壁配置在该第一倾斜侧壁和该第三倾斜侧壁之间。8.如权利要求1所述的存储器元件，其中该半导电层包括多晶硅，该导电层包括钨，该绝缘层包括氧化物，以及接触插塞包括钨(w)。9.如权利要求1所述的存储器元件，其中该突起距离该表面的高度约为250纳米。10.如权利要求1所述的存储器元件，更包括设置在该半导体基底上的一接触插塞，其中该接触插塞与该突起间隔开的一距离实质上大于200纳米。11.如权利要求10所述的存储器元件，其中该距离实质上小于500纳米。12.一种存储器元件，包括：一半导体基底，该半导体基底的一表面突出有一鳍部；一半导电层，与该鳍部共形配置，并具有远离该鳍部横向突出且沿着该表面的一第一突起部分；一导电层，与该半导电层共形配置，并具有远离该鳍部横向突出且在该第一突起部分上的一第二突起部分；以及一绝缘层，与该导电层共形配置，并具有远离该鳍部横向突出且在该第二突起部分上的一第三突起部分；其中该第三突起部分的一长度实质上小于300纳米。13.如权利要求12所述的存储器元件，其中该长度实质上大于30纳米。14.如权利要求12所述的存储器元件，其中该第一突起部分实质上比该第二突起部分长。
15.如权利要求12所述的存储器元件，其中该第二突起部分实质上比该第三突起部分长。16.如权利要求12所述的存储器元件，其中该第一突起部分的一第一侧壁、该第二突起部分的一第二侧壁和该第三突起部分的一第三侧壁实质上共面。17.如权利要求16所述的存储器元件，其中该第一侧壁与该第二侧壁结合，该第二侧壁与该第三侧壁结合。18.如权利要求16所述的存储器元件，其中该第二侧壁经配置在该第一侧壁和该第三侧壁之间。19.如权利要求12所述的存储器元件，更包括配置在该半导体基底上的一接触插塞，其中该接触插塞与该第一突起部分间隔约200纳米至约500纳米的一距离。20.如权利要求19所述的存储器元件，其中该接触插塞与该第二突起部分以该距离间隔开，该接触插塞与该第三突起部分以该距离间隔开。

技术总结
本申请提供一种存储器元件。该存储器元件包括一半导体基底，该基底的一表面突出有一鳍部；与该鳍部共形的一半导电层；配置在该半导电层上的一导电层；配置在该导电层上的一绝缘层；以及一突起，该突起包括从该半导电层横向突出并沿着该表面的一第一突起部分，从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及从该绝缘层横向突出并在该第二突起部分上的一第三突起部分，其中该突起具有一下切轮廓。下切轮廓。下切轮廓。


技术研发人员：庄晴凯
受保护的技术使用者：南亚科技股份有限公司
技术研发日：2022.11.02
技术公布日：2023/8/5