半导体结构及其制作方法、封装结构与流程

1.本公开涉及半导体技术领域，具体涉及一种半导体结构及其制作方法、封装结构。


背景技术：

2.随着人工智能、大数据、云计算的快速发展，所采用的芯片要求也逐渐提高，例如要求具有高运算速率、高带宽、低成本和低功耗。而采用2.5d封装可以得到满足上述要求的芯片，2.5d封装是将芯片、硅中介层、封装基板和电路板集成在一个封装结构中，以获得更好的性能和更低的功耗，其中，硅中介层在芯片、封装基板和电路板之间起互连作用。硅中介层中设置有深沟槽电容器，通过深沟槽电容器能够稳定信号噪声比。然而，包括硅中介层和深沟槽电容器的半导体结构中存在静电，当静电释放时容易损坏半导体结构以及与该半导体结构电连接的器件。


技术实现要素：

3.为克服相关技术中存在的问题，本公开提供一种半导体结构及其制作方法、封装结构。
4.根据一些实施例，本公开实施例第一方面提供的半导体结构包括：
5.硅中介层，所述硅中介层设置有多个沟槽；
6.电容层，所述电容层设置于所述硅中介层上，所述电容层包括多个深沟槽电容器，每个所述深沟槽电容器位于对应的一个所述沟槽中，且每个所述深沟槽电容器围成有空隙区域；
7.填充层，所述填充层设置于所述电容层上，所述填充层填充满所述空隙区域且覆盖所述电容层的顶表面；
8.多个导电插塞，各所述导电插塞插设于所述填充层中；
9.所述填充层包括至少一个n型掺杂区和至少一个p型掺杂区，所述至少一个n型掺杂区和所述至少一个p型掺杂区形成静电防护器件，且所述n型掺杂区和所述p型掺杂区交替间隔排布。
10.本公开的一些实施例中，所述静电防护器件包括钳位二极管和/或可控硅整流器；
11.所述钳位二极管为包括两个所述p型掺杂区和两个所述n型掺杂区的pnpn型二极管、包括两个所述n型掺杂区和两个所述p型掺杂区的npnp型二极管、包括两个所述p型掺杂区和一个所述n型掺杂区的pnp型二极管、包括两个所述n型掺杂区和一个所述p型掺杂区的npn型二极管、包括一个所述p型掺杂区和一个所述n型掺杂区的np型二极管、或包括一个所述n型掺杂区和一个所述p型掺杂区的pn型二极管中的至少一种；
12.所述可控硅整流器为包括两个所述n型掺杂区和两个所述p型掺杂区的pnpn型二极管。
13.本公开的一些实施例中，沿所述硅中介层的厚度方向，覆盖所述电容层的顶表面的所述填充层的厚度大于或等于240nm；和/或，
14.相邻的所述深沟槽电容器之间的距离为1.5～3.5μm；和/或，
15.沿所述硅中介层的厚度方向，所述深沟槽电容器的高度为20～40μm；和/或，
16.所述深沟槽电容器的顶部直径大于或等于2μm；和/或，
17.包括一个所述p型掺杂区和一个所述n型掺杂区的所述钳位二极管的击穿电压为3-4v。
18.本公开的一些实施例中，所述钳位二极管的数量为多个，多个所述钳位二极管依次串联，且依次串联的多个所述钳位二极管与所述多个导电插塞电连接。
19.本公开的一些实施例中，相邻所述导电插塞中的一个所述导电插塞与电源端电连接，另一个所述导电插塞与接地端电连接。
20.本公开的一些实施例中，所述深沟槽电容器包括依次堆叠设置于所述沟槽内表面的多层介电层以及位于相邻所述介电层间的电极层。
21.本公开的一些实施例中，所述n型掺杂区的掺杂浓度为1*e
18
/cm
3-1*e
21
/cm3；和/或，
22.所述p型掺杂区的掺杂浓度为1*e
18
/cm
3-1*e
21
/cm3。
23.根据一些实施例，本公开实施例第二方面提供的一种封装结构包括电路板、设置于所述电路板上的封装基板、设置于所述封装基板上的如第一方面所述的半导体结构，以及设置于所述半导体结构上的芯片层，且所述芯片层、所述半导体结构、所述封装基板和所述电路板之间电性互连。
24.根据一些实施例，本公开实施例第三方面提供的一种半导体结构的制作方法包括：
25.提供硅中介层，所述硅中介层形成有多个沟槽；
26.于所述硅中介层上形成电容层，所述电容层包括多个深沟槽电容器，每个所述深沟槽电容器位于对应的一个所述沟槽中，且每个所述深沟槽电容器围成有空隙区域；
27.于所述电容层上形成填充层，所述填充层填充满所述空隙区域且覆盖所述电容层的顶表面；所述填充层包括至少一个n型掺杂区和至少一个p型掺杂区，所述至少一个n型掺杂区和所述至少一个p型掺杂区形成静电防护器件，且所述n型掺杂区和所述p型掺杂区交替间隔排布；
28.形成多个导电插塞，各所述导电插塞插设于所述填充层中。
29.本公开的一些实施例中，于所述电容层上形成填充层的步骤，包括：
30.于所述电容层上形成n型多晶硅层或p型多晶硅层，所述n型多晶硅层或所述p型多晶硅层填充满所述空隙区域且覆盖所述电容层的顶表面；
31.于所述n型多晶硅层或p型多晶硅层上形成掩膜版；
32.以所述掩膜版为掩膜，对所述n型多晶硅层或p型多晶硅层进行p型掺杂或n型掺杂，于所述填充层中形成至少一个所述p型掺杂区和至少一个所述n型掺杂区，所述n型掺杂区和所述p型掺杂区交替间隔排布。
33.本公开实施例至少具有以下有益效果：通过在电容层上设置填充满各深沟槽电容器围成的空隙区域且覆盖所述电容层的顶表面的填充层，以及在填充层中形成包括至少一个n型掺杂区和至少一个p型掺杂区的静电防护器件，防止静电释放损坏半导体结构以及与该半导体结构电连接的器件，提升了半导体结构与后续形成的封装结构的静电防护性能。
34.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
35.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
36.图1为本公开一示例性实施例示出的半导体结构的局部示意图。
37.图2为本公开另一示例性实施例示出的半导体结构的局部示意图。
38.图3为本公开一示例性实施例示出的硅中介层的局部示意图。
39.图4为本公开一示例性实施例示出的硅中介层与电容层的局部示意图。
40.图5为本公开一示例性实施例示出的硅中介层、电容层与填充层的局部示意图。
41.图6为本公开一示例性实施例示出的钳位二极管与电源端和接地端连接的示意图。
42.图7为本公开一示例性实施例示出的图1中静电防护器件的等效电路图。
43.图8为相关技术中包括深沟槽电容器的半导体结构的局部示意图。
44.图9为本公开一示例性实施例示出的封装结构的示意图。
45.图10为本公开一示例性实施例示出的半导体结构的方法流程图。
46.图11为本公开一示例性实施例示出的于电容层上形成n型多晶硅层的示意图。
47.图12为本公开一示例性实施例示出的于n型多晶硅层上形成掩膜版的示意图。
48.图13为本公开一示例性实施例示出的以掩膜版为掩膜对n型多晶硅层进行p型掺杂的示意图。
49.附图标记说明：
50.10-硅中介层；
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11-沟槽；
51.20-电容层；
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21-深沟槽电容器；
52.22-空隙区域；
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23-电极层；
53.24-介电层；
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30-填充层；
54.31-n型掺杂区；
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32-p型掺杂区；
55.40-静电防护器件；
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50-钳位二极管；
56.60-导电插塞；
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70-电路板；
57.80-封装基板；
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90-半导体结构；
58.100-芯片层；
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101-芯片；
59.110-n型多晶硅层；
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120-掩膜版；
60.vdd-电源端；
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vss-接地端。
具体实施方式
61.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
62.相关技术中，为满足高运算速率、高带宽、低成本和低功耗要求所采用的2.5d封装技术是将芯片、硅中介层、封装基板和电路板集成在一个封装结构中，硅中介层在芯片、基板和电路板之间起互连作用。在封装结构设计中，于硅中介层中设置深沟槽电容器是提高封装结构性能和稳定信号噪声比的重要因素。然而，包括硅中介层和深沟槽电容器的半导体结构中存在静电，静电在人体模型(human body model，简称为hbm)、机器模型(machine model，简称为mm)或充电设备模型(charged device model，简称为cdm)三种模式下产生的静电释放(electro static discharge，简称为esd)将会对半导体结构以及与该半导体结构电连接的器件造成损害。
63.基于此，本公开示例性实施例提供一种半导体结构，通过在电容层上设置填充满各深沟槽电容器围成的空隙区域且覆盖所述电容层的顶表面的填充层，以及在填充层中形成包括至少一个n型掺杂区和至少一个p型掺杂区的静电防护器件，防止静电释放损坏半导体结构以及与该半导体结构电连接的器件，提升了半导体结构与后续形成的封装结构的静电防护性能。
64.在一个示例性实施例中，如图1和图2所示，本公开实施例提供的半导体结构90包括硅中介层10、电容层20、填充层30和多个导电插塞60，其中，硅中介层10设置有多个沟槽11，硅中介层10上设置有电容层20，电容层20包括多个深沟槽电容器21，每个深沟槽电容器21位于对应的一个沟槽11中，且每个深沟槽电容器21围成有空隙区域22。电容层20上设置有填充层30，填充层30填充满空隙区域22且覆盖电容层20的顶表面；各导电插塞60插设于填充层30中；填充层30包括至少一个n型掺杂区31和至少一个p型掺杂区32，至少一个n型掺杂区31和至少一个p型掺杂区32形成静电防护器件40，且n型掺杂区31和p型掺杂区32交替间隔排布。
65.半导体结构90包括硅中介层10(si interposer)，硅中介层10(si interposer)在2.5d封装技术中通常设置在封装基板80和芯片101之间，用于实现芯片与芯片、芯片与封装基板和电路板之间的高密度互连和通信。如图3所示，硅中介层10设置有多个沟槽11，各沟槽11的开口位于硅中介层10的顶表面，多个沟槽11用于容置后续形成的多个深沟槽电容器21。
66.如图4所示，硅中介层10上设置有电容层20，电容层20的一部分位于硅中介层10的顶表面，电容层20的另一部分位于各沟槽11中，位于沟槽11中的电容层20形成了深沟槽电容器21。深沟槽电容器21的中部具有空隙区域22。
67.如图5所示，电容层20上设置有填充层30，填充层30的材质为半导体材料，例如可以为多晶硅。填充层30的一部分填充满各深沟槽电容器21的空隙区域22，填充层30的另一部分覆盖电容层20的顶表面，即填充层30包括填充满深沟槽电容器21的空隙区域22的部分以及位于电容层20的顶表面的部分。利用填充层30填充各空隙区域22，能够增加半导体结构90的强度以及便于后续其他结构或器件形成在半导体结构90中。
68.填充层30中包括至少一个n型掺杂区31与至少一个p型掺杂区32，其中，n型掺杂区31可以为对多晶硅材质的填充层30进行n型掺杂形成，p型掺杂区32可以为对多晶硅材质的填充层30进行p型掺杂形成，作为示例，形成n型掺杂区时可向填充层30掺杂五价杂质，五价杂质例如可以为磷、砷、锑等元素，形成p型掺杂区时可向填充层30掺杂三价杂质，三价杂质例如可以为硼、铝、镓或铟元素。
69.如图1和图2所示，填充层30中插设有多个导电插塞60，导电插塞60例如可以为钨(w)插塞，导电插塞60可插设于填充满空隙区域22的部分填充层30中，还可插设于覆盖电容层20顶表面的部分填充层30中。
70.当填充层30中的n型掺杂区31和p型掺杂区32有多个时，n型掺杂区31和p型掺杂区32交替间隔排布，例如，图1和图2代表相邻两个深沟槽电容器21之间n型掺杂区31和p型掺杂区32交替间隔排布的两种不同方式，图1中还示出了n型掺杂区与p型掺杂区的排布方式。这些n型掺杂区31和这些p型掺杂区32能够形成静电防护器件40，利用该静电防护器件40，能够将静电释放的放电电流泄放至接地端，防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件。
71.需要说明的是，n型掺杂区31和p型掺杂区32在填充层30中的具体位置有多种，例如，n型掺杂区31和p型掺杂区32位于各相邻的导电插塞60之间，并在相邻的导电插塞60之间交替排布，作为一个示例，如图2所示，在两个导电插塞60之间设置有三个n型掺杂区31和两个p型掺杂区32，且三个n型掺杂区31和两个p型掺杂区32在这两个导电插塞60之间交替排布。
72.本实施例中，通过在电容层20上设置填充层30，填充层30能够填充满各深沟槽电容器21中部的空隙区域22，填充层30中设置有交替间隔排布的n型掺杂区31与p型掺杂区32，这些n型掺杂区31与p型掺杂区32可构成静电防护器件40，利用静电防护器件40，能够防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件，提升了半导体结构90与后续形成的封装结构的静电防护性能。另外，通过在填充层30中形成静电防护器件40，使得静电防护器件40无需占用额外的空间，从而使得半导体结构90不会因设置静电防护器件40而导致半导体结构90的体积增大。
73.在一些实施例中，静电防护器件40包括钳位二极管50和/或可控硅整流器；钳位二极管50为包括两个p型掺杂区32和两个n型掺杂区31的pnpn型二极管、包括两个n型掺杂区31和两个p型掺杂区32的npnp型二极管、包括两个p型掺杂区32和一个n型掺杂区31的pnp型二极管、包括两个n型掺杂区31和一个p型掺杂区32的npn型二极管、包括一个p型掺杂区32和一个n型掺杂区31的np型二极管、或包括一个n型掺杂区31和一个p型掺杂区32的pn型二极管中的至少一种；可控硅整流器为包括两个n型掺杂区31和两个p型掺杂区32的pnpn型二极管。
74.静电防护器件40包括钳位二极管50(clamp diode)，钳位二极管50是由pn结(pn junction)制成的半导体器件。钳位二极管50的伏安特性曲线的正向特性与普通二极管相同，即当电压大于截止电压时电流导通。钳位二极管50的反向特性为，当电压低于击穿电压时电阻极大且漏电流极小，当电压达到击穿电压时，反向电阻骤然降至很小值，电流导通。
75.作为示例，如图6所示，钳位二极管50的负极与电源端vdd连接，钳位二极管50的正极与接地端vss连接，此时钳位二极管50处于反向偏置状态，当无静电释放发生即电源端电压较小时钳位二极管50不导通，当静电释放发生电源端电压超过钳位二极管50的击穿电压时钳位二极管50导通并将静电电流释放至接地端，在本示例中，钳位二极管50作为静电防护器件40，防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件。
76.钳位二极管50可以为包括两个p型掺杂区32和两个n型掺杂区31的pnpn型二极管、包括两个n型掺杂区31和两个p型掺杂区32的npnp型二极管、包括两个p型掺杂区32和一个n
型掺杂区31的pnp型二极管、包括两个n型掺杂区31和一个p型掺杂区32的npn型二极管、包括一个p型掺杂区32和一个n型掺杂区31的np型二极管，或包括一个n型掺杂区31和一个p型掺杂区32的pn型二极管中的至少一种。示例性地，当钳位二极管50为包括一个p型掺杂区32和一个n型掺杂区31的np型二极管，或为包括一个n型掺杂区31和一个p型掺杂区32的pn型二极管时，钳位二极管50为齐纳二极管(zener diode)。
77.pnpn型二极管可视为两个pn型二极管彼此串联，npnp型二极管可视为两个np型二极管彼此串联。pnp型二极管与npn型二极管可视为其中一个p型掺杂区32或n型掺杂区31无效，与np型二极管或pn型二极管的静电防护作用相同。pnpn型二极管与npnp型二极管、pn二极管与np二极管实质相同，仅代表在填充层30中p型掺杂区32与n型掺杂区31不同的间隔排布方式。
78.静电防护器件40还包括可控硅整流器(silicon controlled rectifier，简称为scr)，可控硅整流器为包括两个n型掺杂区31和两个p型掺杂区32的pnpn型二极管，可控硅整流器的结构中还包括n阱与p阱，当电源端达到击穿电压时n阱与p阱形成的pn结发生雪崩击穿，击穿产生的电子电流和空穴电流使其中的pnp部分和npn部分开启，使n阱和p阱均出现强烈的电导调制效应，继而降低器件两端的电压。
79.本实施例中，通过设计不同数量的n型掺杂区31和p型掺杂区32，以及采用不同的排布方式，使得静电防护器件40可以包括不同数量的pn结，以便适应不同静电防护需求，防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件的同时，还提升了半导体结构90的适用性。
80.在一些实施例中，沿硅中介层10的厚度方向，填充层30的厚度大于或等于240nm；相邻的深沟槽电容器21之间的距离为1.5～3.5μm；沿硅中介层10的厚度方向，深沟槽电容器21的高度为20～40μm；深沟槽电容器21的顶部直径大于或等于2μm；pnp型二极管、npn型二极管、np型二极管和pn型二极管的击穿电压均为3-4v。
81.作为一个示例，沿硅中介层10的厚度方向填充层30的厚度为240nm，深沟槽电容器21的高度为30μm，相邻的深沟槽电容器21之间的距离设置为2.5μm，各深沟槽电容器21的顶部直径为2μm。
82.本实施例中，将覆盖电容层20的顶表面的填充层30的厚度设置为大于或等于240nm能够保证填充层30充分填充满深沟槽电容器21中部的空隙区域22，防止深沟槽电容器21中留有气隙而影响深沟槽电容器21的性能。将各深沟槽电容器21的顶部直径设置为大于或等于2μm，与常规的深沟槽电容器21相比增大了顶部直径，并且将深沟槽电容器21的高度设置为20～40μm，不仅能够增加深沟槽电容器的电容容量，还能够提升填充层30中形成的静电防护器件40的静电防护效果。
83.在一些实施例中，钳位二极管50的数量为多个，多个钳位二极管50依次串联，且依次串联的多个钳位二极管50与多个导电插塞60电连接。
84.填充层30中包括有交替间隔排布的多个n型掺杂区31和多个p型掺杂区32，这些n型掺杂区31和p型掺杂区32可形成依次串联的多个钳位二极管50。作为示例，如图1所示，在局部半导体结构90的填充层30中形成有三个n型掺杂区31和两个p型掺杂区32，三个n型掺杂区31和两个p型掺杂区32可形成相串联的两个钳位二极管50，两个钳位二极管50与两个导电插塞60电连接，可视为一个np型的钳位二极管50与一个npn型的钳位二极管50串联。如
图2所示，在填充层30中形成有四个n型掺杂区31和三个n型掺杂区31，可视为两个np型钳位二极管50与一个npn型的钳位二极管50串联。
85.多个钳位二极管50依次串联后，形成的静电防护器件40的总击穿电压为各钳位二极管50击穿电压之和。示例性地，当填充层30中形成有如图1所示的间隔排布的三个n型掺杂区31和三个p型掺杂区32，则该部分填充层30可等同于如图7所示的依次串联的三个钳位二极管50，若每个钳位二极管50的击穿电压为3-4v，则三个钳位二极管50形成的静电防护器件40的击穿电压为9-12v。
86.本实施例中，将钳位二极管50的数量设置为多个，多个钳位二极管50依次串联且依次串联的多个钳位二极管50与多个导电插塞60电连接，使得依次串联的多个钳位二极管50形成的静电防护器件40拥有更高的击穿电压。根据依次串联的钳位二极管50的数量的不同，可对应调整静电防护器件40的总击穿电压，使得静电防护器件40能够满足不同的静电防护需求，提升了半导体结构90的适用性。
87.在一些实施例中，相邻导电插塞60中的一个导电插塞60与电源端电连接，另一个导电插塞60与接地端电连接。
88.需要说明的是，如图8所示的相关技术中包括深沟槽电容器21的半导体结构中，导电插塞60与深沟槽电容器21电连接，用于向深沟槽电容器21供电。而在本实施例中，导电插塞60插设于填充层30中，相邻的导电插塞60中的一个导电插塞60与电源端vdd电连接，另一个导电插塞60与接地端vss电连接，换句话说，n型掺杂区31和p型掺杂区32形成钳位二极管50，钳位二极管50的负极与电源端vdd连接，钳位二极管50的正极与接地端vss连接，即钳位二极管50处于反向偏置状态，当静电释放的电压小于击穿电压时该钳位二极管50截止，在静电释放的电压超过钳位二极管击穿电压时钳位二极管50导通并将静电电流释放至接地端。
89.本实施例中，通过将相邻导电插塞60中的一个导电插塞60与电源端电连接，另一个导电插塞60与接地端电连接，使得填充层30中n型掺杂区31和p型掺杂区32形成的钳位二极管50的负极与电源端连接，正极与接地端连接，即钳位二极管50处于反向偏置状态。在施加在电源端的静电释放电压超过钳位二极管50的击穿电压时钳位二极管50导通并将静电电流释放至接地端，实现了静电防护器件40的静电防护效果，防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件，提升了半导体结构90与后续形成的封装结构的静电防护性能。
90.在一些实施例中，如图4示，深沟槽电容器21包括依次堆叠设置于沟槽11内表面的多层介电层24以及位于相邻介电层24间的电极层23。
91.如图4所示，深沟槽电容器21包括多层电极层23，相邻的两层电极层23可视为一面电容，由多层电极层23形成的深沟槽电容器21为多面电容，能够增加电容表面积以提升深沟槽电容器21的有效电容量。在相邻电极层23之间、电极层23与硅中介层10沟槽11表面之间、以及沿硅中介层10厚度方向上最顶部的电极层23上均设置介电层24，介电层24起隔离和充当储能介质的作用。
92.电极层23的材料例如为氮化钛(tin)、钽、氮化钽或其中一种或多种的组合等，电极层23可通过例如镀覆(plating)、物理气相沉积(physical vapor deposition，简称为pvd)、原子层沉积或者化学气相沉积等方式形成。介电层24的材料为介电常数(k)在10-30
范围内的高介电材料，例如可以为氧化铝(aluminum oxide)、氧化锆(zirconium oxide)或氧化铝与氧化锆形成的叠层材料(azaz)。
93.本实施例中，通过依次堆叠设置的介电层24和电极层23，于沟槽11中形成了深沟槽电容器21，深沟槽电容器21具有旁路掉半导体结构90中器件高频噪声的作用，能够稳定电源完整性(power integrity，简称为pi)和信号完整性(signal integrity，简称为si)。另外，将电极层23和介电层24的数量设置为多个，能够增加电容表面积以提升深沟槽电容器21的有效电容量。
94.在一些实施例中，n型掺杂区31的掺杂浓度为1*e
18
/cm
3-1*e
21
/cm3；和/或，
95.p型掺杂区的掺杂浓度为1*e
18
/cm
3-1*e
21
/cm3。
96.本实施例中，将n型掺杂区31与p型掺杂区32的掺杂浓度设置为1*e
18-1*e
21
/cm3，能够使n型掺杂区31与p型掺杂区32形成的钳位二极管50的击穿电压达到3-4v，保证静电释放发生电源端电压超过3-4v时钳位二极管50导通并将静电电流释放至接地端，实现了静电防护器件40的静电防护效果，防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件，提升了半导体结构90与后续形成的封装结构的静电防护性能。
97.在一个示例性实施例中，如图9所示，本公开实施例提供的封装结构包括电路板70、设置于电路板70上的封装基板80、设置于封装基板80上的半导体结构90，以及设置于半导体结构90上的芯片层100，且芯片层100、半导体结构90、封装基板80和电路板70之间电性互连。
98.如图10所示，封装结构包括电路板(circuit board)70，电路板70作为封装结构的支撑体，可通过电子印刷工艺制作而成。封装基板80(package substrate)设置在电路板70的上方，可为芯片101提供电连接、保护、支撑、组装等功效，以实现多引脚化、缩小封装结构体积、改善电性能及散热性的目的。
99.半导体结构90设置在封装基板80的上方，半导体结构90的具体结构，可以参见上述实施例中的相关描述，在此不再赘述。半导体结构90上设置有芯片层100，芯片层100包括例如逻辑芯片、存储芯片等多种不同的芯片101，半导体结构90中的硅中介层10能够实现芯片层100中多种芯片101之间的互连。芯片层100、半导体结构90、封装基板80和电路板70之间可通过例如硅通孔(through silicon via，简称为tsv)、凸块(bumps)和封装焊球(package balls)等结构实现电性互连。
100.本实施例中，封装结构包括上述各实施例所述的半导体结构90，半导体结构90的填充层30中设置有静电防护器件40，利用静电防护器件40防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件，从而提升了封装结构的静电防护性能。
101.在一个示例性实施例中，如图11所示，本公开实施例提供的半导体结构90的制作方法包括：
102.步骤s100，提供硅中介层，硅中介层形成有多个沟槽；
103.步骤s200，于硅中介层上形成电容层，电容层包括多个深沟槽电容器，每个深沟槽电容器位于对应的一个沟槽中，且每个深沟槽电容器围成有空隙区域；
104.步骤s300，于电容层上形成填充层，填充层填充满空隙区域且覆盖电容层的顶表面；填充层包括至少一个n型掺杂区和至少一个p型掺杂区，至少一个n型掺杂区和至少一个p型掺杂区形成静电防护器件，且n型掺杂区和p型掺杂区交替间隔排布；
105.步骤s400，形成多个导电插塞，各导电插塞插设于填充层中。
106.在步骤s100中，示例性地，如图3所示，硅中介层10用于实现芯片与芯片、芯片与封装基板和电路板之间的高密度互连和通信。硅中介层10设置有多个沟槽11，各沟槽11的开口位于硅中介层10的顶表面，多个沟槽11用于容置后续形成的多个深沟槽电容器21。
107.在步骤s200中，示例性地，如图4所示，于硅中介层10上形成电容层20，电容层20的一部分位于硅中介层10的顶表面，电容层20的另一部分位于各沟槽11中，位于沟槽11中的电容层20形成了深沟槽电容器21。深沟槽电容器21的中部具有空隙区域22。
108.在步骤s300中，示例性地，如图5所示，填充层30的一部分填充满各沟槽11中深沟槽电容器21围成的空隙区域22，填充层30的另一部分覆盖电容层20的顶表面。
109.如图1和图2所示，填充层30中包括至少一个n型掺杂区31与至少一个p型掺杂区32，n型掺杂区31与p型掺杂区32可以为对多晶材料的填充层30分别进行n型掺杂和p型掺杂所形成的。当填充层30中的n型掺杂区31和p型掺杂区32有多个时，n型掺杂区31和p型掺杂区32交替间隔排布。这些n型掺杂区31和这些p型掺杂区32形成静电防护器件40，利用静电防护器件40，能够将静电释放的放电电流泄放至接地端，防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件。
110.在步骤s400中，示例性地，如图1和图2所示，形成插设于填充层30中的多个导电插塞60，导电插塞60例如可以为钨(w)插塞，导电插塞60可插设于填充满空隙区域22的部分填充层30中，还可插设于覆盖电容层20顶表面的部分填充层30中。
111.本实施例中，通过在电容层20上设置填充层30，填充层30能够填充满各深沟槽电容器21中部的空隙区域22，填充层30中设置有交替间隔排布的n型掺杂区31与p型掺杂区32，这些n型掺杂区31与p型掺杂区32可构成静电防护器件40，利用静电防护器件40，能够防止静电释放损坏半导体结构90以及与该半导体结构90电连接的器件，提升了半导体结构90与后续形成的封装结构的静电防护性能。另外，通过在填充层30中形成静电防护器件40，使得静电防护器件40无需占用额外的空间，从而使得半导体结构90不会因设置静电防护器件40而导致半导体结构90的体积增大。
112.在一些实施例中，于电容层20上形成填充层30的步骤，包括：
113.步骤s310，于电容层上形成n型多晶硅层或p型多晶硅层，n型多晶硅层或p型多晶硅层填充满空隙区域且覆盖电容层的顶表面；
114.步骤s320，于n型多晶硅层或p型多晶硅层上形成掩膜版；
115.步骤s330，以掩膜版为掩膜，对n型多晶硅层或p型多晶硅层进行p型掺杂或n型掺杂，于填充层中形成至少一个p型掺杂区和至少一个n型掺杂区，n型掺杂区和p型掺杂区交替间隔排布。
116.在步骤s310中，示例性地，于电容层20上形成n型多晶硅层110或p型多晶硅层，如图11所示，以于电容层20上形成n型多晶硅层110为例，n型多晶硅层110填充满空隙区域22且覆盖电容层20的顶表面，该n型多晶硅层110可以作为填充层30。
117.在步骤s320中，如图12所示，在n型多晶硅层110上形成掩膜版120，掩膜版120具有预设图案，即n型多晶硅层110的部分顶表面被掩膜版120覆盖，n型多晶硅层110的另一部分顶表面于掩膜版120上的掩膜开口露出，掩膜版120的预设图案根据所要形成的n型掺杂区31和p型掺杂区32的预设排布方式确定。
118.在步骤s330中，示例性地，以掩膜版120为掩膜，对n型多晶硅层110或p型多晶硅层进行p型掺杂，如图13所示，掩膜版120阻挡p型掺杂离子注入被覆盖的部分n型多晶硅层110，该部分n型多晶硅层110在进行掺杂工艺后不变，仍为n型多晶硅，形成最终的n型掺杂区31；p型掺杂离子注入未被掩膜版120覆盖的部分n型多晶硅层110，该部分n型多晶硅层110在掺杂后变为p型多晶硅，形成最终的p型掺杂区32，得到如图5所示的填充层30，填充层30中的n型掺杂区31和p型掺杂区32交替间隔排布。
119.可以理解的是，当电容层20上形成的是p型多晶硅层时，p型多晶硅层填充满空隙区域22且覆盖电容层20的顶表面，于p型多晶硅层上形成掩膜版120，并以掩膜版120为掩膜，对p型多晶硅层进行n型掺杂。
120.本实施例中，通过在电容层20上形成n型多晶硅层110或p型多晶硅层作为填充层30，不仅可以填充满各深沟槽电容器21围成的空隙区域22，还可以在填充层30中形成n型掺杂区31和p型掺杂区32时，只需对填充层30进行一次掺杂即可，减少对填充层30进行掺杂的次数，简化了半导体结构中静电释放器件的制备工艺，降低了于半导体结构90中形成静电防护器件40时的生产成本。
121.本领域技术人员在考虑说明书及实践本公开后，将容易想到本公开的其它实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
122.应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

技术特征：
1.一种半导体结构，其特征在于，所述半导体结构包括：硅中介层，所述硅中介层设置有多个沟槽；电容层，所述电容层设置于所述硅中介层上，所述电容层包括多个深沟槽电容器，每个所述深沟槽电容器位于对应的一个所述沟槽中，且每个所述深沟槽电容器围成有空隙区域；填充层，所述填充层设置于所述电容层上，所述填充层填充满所述空隙区域且覆盖所述电容层的顶表面；多个导电插塞，各所述导电插塞插设于所述填充层中；所述填充层包括至少一个n型掺杂区和至少一个p型掺杂区，所述至少一个n型掺杂区和所述至少一个p型掺杂区形成静电防护器件，且所述n型掺杂区和所述p型掺杂区交替间隔排布。2.根据权利要求1所述的半导体结构，其特征在于，所述静电防护器件包括钳位二极管和/或可控硅整流器；所述钳位二极管为包括两个所述p型掺杂区和两个所述n型掺杂区的pnpn型二极管、包括两个所述n型掺杂区和两个所述p型掺杂区的npnp型二极管、包括两个所述p型掺杂区和一个所述n型掺杂区的pnp型二极管、包括两个所述n型掺杂区和一个所述p型掺杂区的npn型二极管、包括一个所述p型掺杂区和一个所述n型掺杂区的np型二极管、或包括一个所述n型掺杂区和一个所述p型掺杂区的pn型二极管中的至少一种；所述可控硅整流器为包括两个所述n型掺杂区和两个所述p型掺杂区的pnpn型二极管。3.根据权利要求2所述的半导体结构，其特征在于，沿所述硅中介层的厚度方向，覆盖所述电容层的顶表面的所述填充层的厚度大于或等于240nm；和/或，相邻的所述深沟槽电容器之间的距离为1.5～3.5μm；和/或，沿所述硅中介层的厚度方向，所述深沟槽电容器的高度为20～40μm；和/或，所述深沟槽电容器的顶部直径大于或等于2μm；和/或，包括一个所述p型掺杂区和一个所述n型掺杂区的所述钳位二极管的击穿电压为3-4v。4.根据权利要求2所述的半导体结构，其特征在于，所述钳位二极管的数量为多个，多个所述钳位二极管依次串联，且依次串联的多个所述钳位二极管与所述多个导电插塞电连接。5.根据权利要求1-4任一所述的半导体结构，其特征在于，相邻所述导电插塞中的一个所述导电插塞与电源端电连接，另一个所述导电插塞与接地端电连接。6.根据权利要求1-4任一所述的半导体结构，其特征在于，所述深沟槽电容器包括依次堆叠设置于所述沟槽内表面的多层介电层以及位于相邻所述介电层间的电极层。7.根据权利要求1-4任一所述的半导体结构，其特征在于，所述n型掺杂区的掺杂浓度为1*e
18
/cm
3-1*e
21
/cm3；和/或，所述p型掺杂区的掺杂浓度为1*e
18
/cm
3-1*e
21
/cm3。8.一种封装结构，其特征在于，包括电路板、设置于所述电路板上的封装基板、设置于所述封装基板上的如权利要求1-7任一所述的半导体结构，以及设置于所述半导体结构上的芯片层，且所述芯片层、所述半导体结构、所述封装基板和所述电路板之间电性互连。9.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供硅中介层，所述硅中介层形成有多个沟槽；于所述硅中介层上形成电容层，所述电容层包括多个深沟槽电容器，每个所述深沟槽电容器位于对应的一个所述沟槽中，且每个所述深沟槽电容器围成有空隙区域；于所述电容层上形成填充层，所述填充层填充满所述空隙区域且覆盖所述电容层的顶表面；所述填充层包括至少一个n型掺杂区和至少一个p型掺杂区，所述至少一个n型掺杂区和所述至少一个p型掺杂区形成静电防护器件，且所述n型掺杂区和所述p型掺杂区交替间隔排布；形成多个导电插塞，各所述导电插塞插设于所述填充层中。10.根据权利要求9所述的半导体结构的制作方法，其特征在于，于所述电容层上形成填充层的步骤，包括：于所述电容层上形成n型多晶硅层或p型多晶硅层，所述n型多晶硅层或所述p型多晶硅层填充满所述空隙区域且覆盖所述电容层的顶表面；于所述n型多晶硅层或p型多晶硅层上形成掩膜版；以所述掩膜版为掩膜，对所述n型多晶硅层或p型多晶硅层进行p型掺杂或n型掺杂，于所述填充层中形成至少一个所述p型掺杂区和至少一个所述n型掺杂区，所述n型掺杂区和所述p型掺杂区交替间隔排布。

技术总结
本公开是关于一种半导体结构及其制作方法、封装结构，半导体结构包括硅中介层、电容层、填充层和多个导电插塞，硅中介层设置有多个沟槽；电容层设置于硅中介层上，电容层包括位于多个沟槽中的多个深沟槽电容器，且每个深沟槽电容器围成有空隙区域；填充层设置于电容层上，填充层填充满空隙区域且覆盖电容层的顶表面；多个导电插塞插设于填充层中；填充层包括的至少一个N型掺杂区和至少一个P型掺杂区形成静电防护器件。填充层中交替间隔排布的N型掺杂区与P型掺杂区形成了静电防护器件，防止静电释放损坏半导体结构以及与该半导体结构电连接的器件，提升了半导体结构与后续形成的封装结构的静电防护性能。的封装结构的静电防护性能。的封装结构的静电防护性能。


技术研发人员：刘志拯
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2023.06.14
技术公布日：2023/8/6