逆导-结型栅双极型晶体管器件及其制作方法与流程

1.本发明涉及半导体技术领域，具体涉及一种逆导-结型栅双极型晶体管器件及其制作方法。


背景技术：

2.碳化硅（sic）具有宽禁带、高临界电场、高电子饱和速度和高热导率等优点，使得sic成为用于制作耐高温高压的大功率器件的理想材料。
3.常见的功率半导体器件如sbd（schottky barrier diod，肖特基二极管）、mosfet（metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管）、jfet（junction field effect transistor，结型场效应晶体管）、igbt（insulated gate bipolar transistor，绝缘栅双极型晶体管）均已有了相应的商业化的sic基产品。然而，现有的功率半导体器件仍然存在一些技术问题，例如：sic mosfet由于sic/sio2界面缺陷密度过高，比si/ sio2界面高出约2-3个数量级，导致其栅极氧化层可靠性低，并且降低了沟道电子迁移率，严重影响了器件的开关速度和耐压等级。sic igbt是mosfet和bjt（bipolar junction transistor，双极型晶体管）的结合，虽然由于集电极空穴的注入导致其导通电阻相较于mosfet明显降低，但器件前级的mosfet的栅极氧化层可靠性低，导致器件提前击穿的问题依然存在。而且，sic igbt没有反向续流的能力，超高的反向恢复电荷会导致器件的拖尾电流很大，大大降低了开关速度，限制了sic igbt在高频中的应用。
4.因此，提供一种逆导-结型栅双极型晶体管器件及其制作方法，以解决或至少缓解上述至少一个技术问题是目前亟待解决的问题。


技术实现要素：

5.鉴于上述技术问题，本发明提供一种逆导-结型栅双极型晶体管器件及其制作方法，以解决或至少缓解上述功率半导体器件中存在的至少一个技术问题。
6.第一方面，本发明提供了一种逆导-结型栅双极型晶体管器件，包括结型栅双极型晶体管（jgbt）和结型场效应晶体管（jfet）并联设置，逆导-结型栅双极型晶体管器件的元胞结构包括：碳化硅衬底，包括交替排列的第一p+型掺杂区和n+型掺杂区，碳化硅衬底的下表面设置有集电极，第一p+型掺杂区为jgbt的衬底，n+型掺杂区为jfet的衬底；n型缓冲层，设置于碳化硅衬底的上方；n-型漂移区，设置于n型缓冲层的上方，且n-型漂移区顶部的两端和中间分别设置有栅极沟槽；第二p+型掺杂区，设置于栅极沟槽的底面和侧壁；栅极，设置于栅极沟槽底面的第二p+型掺杂区的上表面；n+型发射极区，设置于n-型漂移区的上方，并位于第二p+型掺杂区之间；发射极，设置于n+型发射极区的上方。
7.可选地，第一p+型掺杂区的厚度为100-500
µ
m，掺杂浓度为1
×
10
19-1
×
10
21
cm-3
；n+型掺杂区的厚度为100-500
µ
m，掺杂浓度为1
×
10
19-1
×
10
21
cm-3
。
8.可选地，n型缓冲层的厚度为1-20
µ
m，掺杂浓度为1
×
10
17-1
×
10
20
cm-3
。
9.可选地，n-型漂移区的厚度为1-100
µ
m，掺杂浓度为1
×
10
13-1
×
10
17
cm-3
。
10.可选地，n-型漂移区顶部两端的栅极沟槽的深度为1.5-40
µ
m，宽度为1-25
µ
m；n-型漂移区顶部中间的栅极沟槽的深度为1.5-40
µ
m，宽度为2-50
µ
m；第二p+型掺杂区的掺杂浓度为1
×
10
19-1
×
10
21
cm-3
，位于栅极沟槽的底面的第二p+型掺杂区的厚度为0.5-10
µ
m，位于栅极沟槽的侧壁的第二p+型掺杂区的宽度为0.5-10
µ
m。
11.可选地，n+型发射极区的宽度为1-25
µ
m，厚度为0.5-10
µ
m，掺杂浓度为1
×
10
19-1
×
10
21
cm-3
。
12.可选地，栅极、发射极以及集电极的材料为铝。
13.第二方面，本发明提供前述任一项所述逆导-结型栅双极型晶体管器件的制作方法，包括以下步骤：步骤s1，选定一片p+型碳化硅衬底；步骤s2，在p+型碳化硅衬底上异质外延生长n型缓冲层；步骤s3，在p+型碳化硅衬底上刻蚀并同质外延形成n+型掺杂区，p+型碳化硅衬底包括交替排列的第一p+型掺杂区和n+型掺杂区；步骤s4，在n型缓冲层上同质外延生长n-型漂移区；步骤s5，在n-型漂移区顶部的两侧和中间分别刻蚀形成栅极沟槽；步骤s6，在栅极沟槽中通过离子垂直注入和侧向注入形成第二p+型掺杂区；步骤s7，在n-型漂移区顶部通过离子垂直注入形成n+型发射极区；步骤s8，在栅极沟槽底面的第二p+型掺杂区的上表面沉积金属形成栅极，在n+型发射极区的上表面沉积金属形成发射极，在p+型碳化硅衬底的下表面沉积金属形成集电极。
14.可选的，逆导-结型栅双极型晶体管器件的制作方法，包括以下步骤：步骤s1，选定一片p+型碳化硅衬底；步骤s2，在p+型碳化硅衬底上异质外延生长n型缓冲层；步骤s3，在p+型碳化硅衬底上通过干法刻蚀并同质外延形成n+型掺杂区，p+型碳化硅衬底包括交替排列的第一p+型掺杂区和n+型掺杂区；步骤s4，在n型缓冲层上同质外延生长n-型漂移区；步骤s5，在n-型漂移区顶部的两侧和中间分别通过干法刻蚀形成栅极沟槽；步骤s6，在栅极沟槽中通过al离子垂直注入和侧向注入形成第二p+型掺杂区；步骤s7，在n-型漂移区顶部通过n离子垂直注入形成n+型发射极区；步骤s8，在栅极沟槽底面的第二p+型掺杂区的上表面沉积金属al形成栅极，在n+型发射极区的上表面沉积金属al形成发射极，在p+型碳化硅衬底的下表面沉积金属al形成集电极。
15.区别于现有技术，本发明提供的逆导-结型栅双极型晶体管器件具有如下有益效果：不需要生长栅极氧化层，进而提高逆导-结型栅双极型晶体管器件的可靠性；实现了jgbt和jfet的并联，能够提高逆导-结型栅双极型晶体管器件的全电流处理能力以及开关
速度；集成了反向续流二极管，能够提高逆导-结型栅双极型晶体管器件的反向恢复能力，降低拖尾电流，提高开关速度，并且降低逆导-结型栅双极型晶体管器件应用成本以及提高逆导-结型栅双极型晶体管器件应用的可靠性与稳定性。而且，本发明的逆导-结型栅双极型晶体管器件的沟槽栅结构可以缩小器件的元胞尺寸，提高设计灵活性，并降低制作成本。
附图说明
16.为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据附图获得其他的附图。
17.图1为本发明一些实施例的逆导-结型栅双极型晶体管器件的元胞结构的剖面结构示意图；图2为本发明一些实施例的逆导-结型栅双极型晶体管器件的元胞结构的参数及尺寸的示意图；图3为本发明一些实施例的逆导-结型栅双极型晶体管器件的制作方法中步骤s1的示意图；图4为本发明一些实施例的逆导-结型栅双极型晶体管器件的制作方法中步骤s2的示意图；图5为本发明一些实施例的逆导-结型栅双极型晶体管器件的制作方法中步骤s3的示意图；图6为本发明一些实施例的逆导-结型栅双极型晶体管器件的制作方法中步骤s4的示意图；图7为本发明一些实施例的逆导-结型栅双极型晶体管器件的制作方法中步骤s5的示意图；图8为本发明一些实施例的逆导-结型栅双极型晶体管器件的制作方法中步骤s6的示意图；图9为本发明一些实施例的逆导-结型栅双极型晶体管器件的制作方法中步骤s7的示意图；图10为本发明一些实施例的逆导-结型栅双极型晶体管器件的制作方法中步骤s8的示意图。
18.具体实施方式中的附图标号如下：逆导-结型栅双极型晶体管器件100，碳化硅衬底10，第一p+型掺杂区101，n+型掺杂区102，n型缓冲层20，n-型漂移区30，第二p+型掺杂区40，n+型发射极区50，栅极60，集电极70，发射极80。
具体实施方式
19.下面结合说明书附图，对本发明实施例的技术方案进行详细说明。
20.以下实施例仅用于更加清楚地说明本发明的技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。显然，所描述的实施例仅是本发明的一部分实施例，而不是
全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
21.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同；本文中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
22.本发明的描述中，本发明术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
23.在本发明实施例的描述中，技术术语“上”“下”“顶部”“侧”“高度”“宽度”“端”“纵向”“中间”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明实施例的限制。
24.在本发明实施例的描述中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
25.在本发明实施例的描述中，技术术语“第一”“第二”等仅用于区别不同对象，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量、特定顺序或主次关系。在本发明实施例的描述中，“多个”的含义是两个以上，除非另有明确具体的限定。
26.在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本发明所描述的实施例可以与其它实施例相结合。
27.请参阅图1和图2，本发明实施例提供一种逆导-结型栅双极型晶体管器件100，逆导-结型栅双极型晶体管器件100包括结栅双极型晶体管（jgbt）和结型场效应晶体管（jfet）并联设置。逆导-结型栅双极型晶体管器件100的元胞结构包括碳化硅衬底10，碳化硅衬底10包括交替排列的第一p+型掺杂区101和n+型掺杂区102、n型缓冲层20、n-型漂移区30、第二p+型掺杂区40、n+型发射极区50、栅极60、集电极70以及发射极80。
28.集电极70位于碳化硅衬底10的下表面。n型缓冲层20设置于碳化硅衬底10的上方。n-型漂移区30设置于n型缓冲层20的上方，且n-型漂移区30顶部的两端和中间分别设置有栅极沟槽（图中未标号）。第二p+型掺杂区40设置于栅极沟槽的底面和侧壁。栅极60设置于栅极沟槽底面的第二p+型掺杂区40的上表面。n+型发射极区50设置于n-型漂移区30的上方，并位于第二p+型掺杂区40之间。发射极设置于所述n+型发射极区的上方。
29.第一p+型掺杂区101和n+型掺杂区102交替排列，第一p+型掺杂区101作为jgbt的衬底，n+型掺杂区作为jfet的衬底，进而得到jgbt和jfet并联的结构。当对逆导-结型栅双极型晶体管器件100施加电压时，当电流很小时，例如，小于等于5a时，电流主要从jfet区域流过，电流从集电极70经过碳化硅衬底10中的n+型掺杂区102流向发射极80，逆导-结型栅双极型晶体管器件100处于单极电子导通状态；当电流慢慢变大后，例如，大于5a时，jgbt区域的衬底第一p+型掺杂区101开始向n-型漂移区30中注入空穴，电流从集电极70经过，同时
从碳化硅衬底10的第一p+型掺杂区101和n+型掺杂区102流向发射极80，逆导-结型栅双极型晶体管器件100处于双极型导通状态。
30.碳化硅衬底10的厚度优选但不限于为100-500
µ
m。第一p+型掺杂区101的掺杂浓度优选但不限于为1
×
10
19-1
×
10
21
cm-3
；n+型掺杂区102的掺杂浓度优选但不限于为1
×
10
19-1
×
10
21
cm-3
。
31.n型缓冲层20的厚度优选但不限于为1-20
µ
m，掺杂浓度优选但不限于为1
×
10
17-1
×
10
20
cm-3
。
32.n-型漂移区30的顶部两端以及中间位置均设置垂直的栅极沟槽。n-型漂移区30的厚度优选但不限于1-100
µ
m，n-型漂移区30的掺杂浓度优选但不限于1
×
10
13-1
×
10
17
cm-3
。
33.n-型漂移区30顶部两端的栅极沟槽的深度优选但不限于为1.5-40
µ
m，宽度优选但不限于为1-25
µ
m；n-型漂移区30顶部中间的栅极沟槽的深度优选但不限于为1.5-40
µ
m，宽度优选但不限于为2-50
µ
m。
34.第二p+型掺杂区40设置于栅极沟槽内，且与栅极沟槽的底面和侧壁接触。在一些实施例中，位于n-型漂移区30顶部两端的栅极沟槽内的第二p+型掺杂区40分别为
“╚”
形或
“╝”
形，与栅极沟槽的底面接触的第二p+型掺杂区40的宽度优选但不限于1-25
µ
m，与栅极沟槽的侧壁接触的第二p+型掺杂区40的高度优选但不限于1.5-40
µ
m；位于n-型漂移区30顶部中间的栅极沟槽内的第二p+型掺杂区40为
“”
形，与栅极沟槽的底面接触的第二p+型掺杂区40的宽度优选但不限于2-50
µ
m，与栅极沟槽的侧壁接触的第二p+型掺杂区40的高度优选但不限于1.5-40
µ
m。位于栅极沟槽底面的第二p+型掺杂区40的厚度优选但不限于为0.5-10
µ
m，位于栅极沟槽侧壁的第二p+型掺杂区40的宽度优选但不限于为0.5-10
µ
m。第二p+型掺杂区40的掺杂浓度优选但不限于为1
×
10
19-1
×
10
21
cm-3
。
35.栅极60设置在栅极沟槽底面的第二p+型掺杂区40的上表面。栅极60的材料可以为现有半导体器件的常用栅极材料。优选的，栅极60的材料为金属。本实施例中，栅极60为金属铝（al）。
36.n+型发射极区50设置于n-型漂移区30未设置栅极沟槽的上方，并位于相邻的两个第二p+型掺杂区40之间。n+型发射极区50的宽度优选但不限于为1-25
µ
m，厚度优选但不限于为0.5-10
µ
m，掺杂浓度优选但不限于为1
×
10
19-1
×
10
21
cm-3
。
37.发射极80位于n+型发射极区50的上方。发射极80的材料可以为现有半导体器件的常用发射极材料。优选的，发射极80的材料为金属。本实施例中，发射极80为金属铝（al）。
38.集电极70位于碳化硅衬底10的下表面。集电极70的材料可以为现有半导体器件的常用发射极材料。优选的，集电极70的材料为金属。本实施例中，集电极70为金属铝（al）。
39.本技术的逆导-结型栅双极型晶体管器件100的工作原理为：在栅极60施加负电压，第二p+型掺杂区40向n-型沟道区耗尽形成耗尽层，且耗尽层随着负电压绝对值升高而变宽，当耗尽层足够宽以至于扩张并完全占据n-型沟道区时，垂直沟道被夹断，集电极70到发射极80之间没有电流流过，此时，逆导-结型栅双极型晶体管器件100处于关断状态。在栅极60不施加电压或施加正电压时，第二p+型掺杂区40不形成展宽的耗尽层。因此，电流从集电极70流向发射极80，此时，逆导-结型栅双极型晶体管器件100处于导通状态。当电流很小时，电流主要从jfet区域流过，电流从集电极70经过碳化硅衬底10中的n+型掺杂区102流向发射极80，逆导-结型栅双极型晶体管器件100处于单极电子导通状态；当电流慢慢变大后，
jgbt区域的衬底第一p+型掺杂区101开始向漂移区中注入空穴，电流从集电极70经过，同时从碳化硅衬底10的第一p+型掺杂区101和n+型掺杂区102流向发射极80，逆导-结型栅双极型晶体管器件100处于双极型导通状态。并且在反向续流的时候，jfet区域形成以第二p+型掺杂区表面40表面的栅极60为阳极，n+型掺杂区102下表面的集电极80为阴极的续流二极管，此续流二极管的引入能够很大程度降低逆导-结型栅双极型晶体管器件100的拖尾电流，提高逆导-结型栅双极型晶体管器件100的反向恢复能力，并且避免模块应用中需要将sic jgbt再反向并联一个续流二极管导致的增大模块的尺寸、复杂度以及成本的技术问题。
40.本技术还提供前述逆导-结型栅双极型晶体管器件100的制作方法，包括以下步骤：步骤s1，选定一片p+型碳化硅衬底，请参阅图3；步骤s2，在p+型碳化硅衬底上异质外延生长n型缓冲层，请参阅图4；步骤s3，在p+型碳化硅衬底上刻蚀并同质外延形成n+型掺杂区，p+型碳化硅衬底包括交替排列的第一p+型掺杂区和n+型掺杂区，请参阅图5；步骤s4，在n型缓冲层上同质外延生长n-型漂移区，请参阅图6；步骤s5，在n-型漂移区顶部的两侧和中间分别刻蚀形成栅极沟槽，请参阅图7；步骤s6，在栅极沟槽中通过离子垂直注入和侧向注入形成第二p+型掺杂区，请参阅图8；步骤s7，在n-型漂移区顶部通过离子垂直注入形成n+型发射极区，请参阅图9；步骤s8，在栅极沟槽底面的第二p+型掺杂区的上表面沉积金属形成栅极，在n+型发射极区的上表面沉积金属形成发射极，在p+型碳化硅衬底的下表面沉积金属形成集电极，请参阅图10。
41.步骤s3中，优选的，先将步骤s2中得到的生长有n型缓冲层的p+型碳化硅衬底翻转，然后在p+型碳化硅衬底上刻蚀并同质外延形成n+型掺杂区。
42.在p+型碳化硅衬底上刻蚀并同质外延形成n+型掺杂区的方法可以根据实际需要进行选择，只要保证p+型碳化硅衬底中的第一p+型掺杂区和n+型掺杂区交替排列即可。本实施例中，在p+型碳化硅衬底上通过干法刻蚀并同质外延形成n+型掺杂区。
43.步骤s4中，优选的，先将步骤s3中得到的生长有n型缓冲层的p+型碳化硅衬底翻转，然后在n型缓冲层上同质外延生长n-型漂移区。
44.步骤s5中，在n-型漂移区顶部的两侧和中间分别刻蚀形成栅极沟槽可以根据实际需要进行选择。本实施例中，在n-型漂移区顶部的两侧和中间分别通过干法刻蚀形成栅极沟槽。
45.步骤s6中，可以根据实际需要选择注入的离子。本实施例中，在栅极沟槽中通过al离子垂直注入和侧向注入形成第二p+型掺杂区。
46.步骤s7中，可以根据实际需要选择注入的离子。本实施例中，在n-型漂移区顶部通过n离子垂直注入形成n+型发射极区。
47.步骤s8中，沉积金属的种类可以根据实际需要选择。本实施例中，在栅极沟槽底面的第二p+型掺杂区的上表面沉积金属al形成栅极，在n+型发射极区的上表面沉积金属al形成发射极，在p+型碳化硅衬底的下表面沉积金属al形成集电极。
48.本技术提供的逆导-结型栅双极型晶体管器件是一种sic基功率半导体器件，性能远高于现有的si基半导体器件。本发明提供的逆导-结型栅双极型晶体管器件由sic jfet（junction field effect transistor，结型场效应晶体管）和sic bjt（bipolar junction transistor，双极型晶体管）组成，不需要生长栅极氧化层，避免现有半导体器件中栅极氧化层可靠性低的缺陷，进而提高逆导-结型栅双极型晶体管器件的可靠性。本发明提供的逆导-结型栅双极型晶体管器件实现了jgbt和jfet的并联，能够提高逆导-结型栅双极型晶体管器件的全电流处理能力以及开关速度。本发明提供的逆导-结型栅双极型晶体管器件集成了反向续流二极管，能够提高逆导-结型栅双极型晶体管器件的反向恢复能力，降低拖尾电流，提高开关速度，并且降低逆导-结型栅双极型晶体管器件应用成本以及提高逆导-结型栅双极型晶体管器件应用的可靠性与稳定性。另外，本发明的逆导-结型栅双极型晶体管器件的沟槽栅结构可以缩小器件的元胞尺寸，提高设计灵活性，并降低制作成本。
49.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

技术特征：
1.一种逆导-结型栅双极型晶体管器件，其特征在于，包括结型栅双极型晶体管（jgbt）和结型场效应晶体管（jfet）并联设置，所述逆导-结型栅双极型晶体管器件的元胞结构包括：碳化硅衬底，包括交替排列的第一p+型掺杂区和n+型掺杂区，所述碳化硅衬底的下表面设置有集电极，所述第一p+型掺杂区为所述jgbt的衬底，所述n+型掺杂区为所述jfet的衬底；n型缓冲层，设置于所述碳化硅衬底的上方；n-型漂移区，设置于所述n型缓冲层的上方，且所述n-型漂移区顶部的两端和中间分别设置有栅极沟槽；第二p+型掺杂区，设置于所述栅极沟槽的底面和侧壁；栅极，设置于栅极沟槽底面的所述第二p+型掺杂区的上表面；n+型发射极区，设置于所述n-型漂移区的上方，并位于所述第二p+型掺杂区之间；发射极，设置于所述n+型发射极区的上方。2.根据权利要求1所述的逆导-结型栅双极型晶体管器件，其特征在于，所述第一p+型掺杂区的厚度为100-500
µ
m，掺杂浓度为1
×
10
19-1
×
10
21
cm-3
；所述n+型掺杂区的厚度为100-500
µ
m，掺杂浓度为1
×
10
19-1
×
10
21
cm-3
。3.根据权利要求1所述的逆导-结型栅双极型晶体管器件，其特征在于，所述n型缓冲层的厚度为1-20
µ
m，掺杂浓度为1
×
10
17-1
×
10
20
cm-3
。4.根据权利要求1所述的逆导-结型栅双极型晶体管器件，其特征在于，所述n-型漂移区的厚度为1-100
µ
m，掺杂浓度为1
×
10
13-1
×
10
17
cm-3
。5.根据权利要求1所述的逆导-结型栅双极型晶体管器件，其特征在于，n-型漂移区顶部两端的栅极沟槽的深度为1.5-40
µ
m，宽度为1-25
µ
m；n-型漂移区顶部中间的栅极沟槽的深度为1.5-40
µ
m，宽度为2-50
µ
m；所述第二p+型掺杂区的掺杂浓度为1
×
10
19-1
×
10
21
cm-3
，位于栅极沟槽底面的第二p+型掺杂区的厚度为0.5-10
µ
m，位于栅极沟槽侧壁的第二p+型掺杂区的宽度为0.5-10
µ
m。6.根据权利要求1所述的逆导-结型栅双极型晶体管器件，其特征在于，所述n+型发射极区的宽度为1-25
µ
m，厚度为0.5-10
µ
m，掺杂浓度为1
×
10
19-1
×
10
21
cm-3
。7.根据权利要求1-6任一项所述的逆导-结型栅双极型晶体管器件，其特征在于，所述栅极、所述发射极以及所述集电极的材料为铝。8.一种如权利要求1-7任一项所述逆导-结型栅双极型晶体管器件的制作方法，其特征在于，包括以下步骤：步骤s1，选定一片p+型碳化硅衬底；步骤s2，在所述p+型碳化硅衬底上异质外延生长n型缓冲层；步骤s3，在所述p+型碳化硅衬底上刻蚀并同质外延形成n+型掺杂区，所述p+型碳化硅衬底包括交替排列的第一p+型掺杂区和n+型掺杂区；步骤s4，在所述n型缓冲层上同质外延生长n-型漂移区；步骤s5，在所述n-型漂移区顶部的两侧和中间分别刻蚀形成栅极沟槽；步骤s6，在所述栅极沟槽中通过离子垂直注入和侧向注入形成第二p+型掺杂区；步骤s7，在所述n-型漂移区顶部通过离子垂直注入形成n+型发射极区；
步骤s8，在栅极沟槽底面的第二p+型掺杂区的上表面沉积金属形成栅极，在所述n+型发射极区的上表面沉积金属形成发射极，在所述p+型碳化硅衬底的下表面沉积金属形成集电极。9.根据权利要求8所述的逆导-结型栅双极型晶体管器件的制作方法，其特征在于，包括以下步骤：步骤s1，选定一片p+型碳化硅衬底；步骤s2，在所述p+型碳化硅衬底上异质外延生长所述n型缓冲层；步骤s3，在所述p+型碳化硅衬底上通过干法刻蚀并同质外延形成所述n+型掺杂区，所述p+型碳化硅衬底包括交替排列的第一p+型掺杂区和n+型掺杂区；步骤s4，在所述n型缓冲层上同质外延生长所述n-型漂移区；步骤s5，在所述n-型漂移区顶部的两侧和中间分别通过干法刻蚀形成所述栅极沟槽；步骤s6，在所述栅极沟槽中通过al离子垂直注入和侧向注入形成第二p+型掺杂区；步骤s7，在所述n-型漂移区顶部通过n离子垂直注入形成n+型发射极区；步骤s8，在所述栅极沟槽底面的第二p+型掺杂区的上表面沉积金属al形成栅极，在所述n+型发射极区的上表面沉积金属al形成发射极，在所述p+型碳化硅衬底的下表面沉积金属al形成集电极。

技术总结
本发明提供一种逆导-结型栅双极型晶体管器件，包括结型栅双极型晶体管和结型场效应晶体管并联，所述逆导-结型栅双极型晶体管器件的元胞结构包括：下表面设置集电极的碳化硅衬底，碳化硅衬底包括交替排列的第一P+型掺杂区和N+型掺杂区；位于碳化硅衬底上方的N型缓冲层；位于N型缓冲层上方的N-型漂移区，且N-型漂移区顶部的两端和中间设置有栅极沟槽；位于栅极沟槽的底面和侧壁第二P+型掺杂区；位于第二P+型掺杂区上表面的栅极；位于N-型漂移区的上方N+型发射极区以及位于N+型发射极区上方的发射极。本发明的逆导-结型栅双极型晶体管器件全电流处理能力好、开关速度高、反向恢复能力好、可靠性与稳定性高、尺寸较小。尺寸较小。尺寸较小。


技术研发人员：陈显平 钱靖
受保护的技术使用者：重庆平创半导体研究院有限责任公司
技术研发日：2023.07.07
技术公布日：2023/8/5