一种基于开关电容时序实现的适用于ADC的全差分缓冲器的制作方法

一种基于开关电容时序实现的适用于adc的全差分缓冲器
技术领域
1.本发明涉及集成电路技术领域，具体地说是一种基于开关电容时序实现的适用于adc的全差分缓冲器。


背景技术：

2.在一个完整的adc(analog-digital convertor，模拟数字转换器)系统中，包含adc电路，基准电路，基准信号缓冲器，如图1所示，基准信号产生基准电压vin_ref，基准电压缓冲器输出满量程(full scale)电压vref给adc。其中vin_p为正极性的输入信号电压，vin_n为负极性的输入电压信号且vin＝vin_p-vin_n，vrefp为正极性的adc满量程电压，vrefn为负极性的adc满量程电压，vref_adc为adc基准电压，也就是满量程电压，data为adc的数据输出。
3.常规的基准信号缓冲器输出电压一般为单端，adc的满量程电压一般是连接到vref(基准电压)和vss(芯片的地)。当芯片的电源噪声较大时，会影响vref电压，从而影响到adc的满量程电压。此种结构要求缓冲器有很高的电源噪声抑制新能。
4.为了提高全差分adc的电源噪声抑制性能，就要求缓冲器为全差分形式，如图2所示，图中vin_p为正极性的输入信号电压，vin_n为负极性的输入电压信号且vin＝vin_p-vin_n，vin_refp为缓冲器的正极性输入信号电压，vin_refn为缓冲器的负极性输入信号电压，vo_refp为缓冲器的正极性输出信号电压，vo_refn为缓冲器的负极性输出信号电压，vo_ref为缓冲器的输出电压且vo_ref＝vo_refp-vo_refn，vrefp为正极性的adc满量程电压，vrefn为负极性的adc满量程电压，vref_adc为adc基准电压，也就是满量程电压，data为adc的数据输出。
5.常规的双端缓冲器，可以由电阻反馈的形式来实现，如图3所示，其中vin_refp为正极性输入信号电压，vin_refn为负极性输入信号电压，vo_refp为正极性输出信号电压，vo_refn为负极性输出信号电压。
6.此结构不足之处在于，当缓冲器驱动的adc电路相位变化时，缓冲器会受到较大的影响，并通过电阻传导到基准电路。这就要求基准电路有一定的驱动能力，从而对回踢噪声(kick-back noise)有较强的抑制。


技术实现要素：

7.本发明的目的在于提出一种基于开关电容时序实现的适用于adc的全差分缓冲器，在实现全差分驱动的同时，采用开关电容的原理，与adc的时序相配合，完全隔离了adc运行时回踢噪声对基准电路的影响，大大降低了基准电路的驱动能力要求，以解决当缓冲器驱动的adc电路相位变化时，缓冲器会受到较大的影响，并通过电阻传导到基准电路的问题。
8.为实现上述目的，本发明提供以下技术方案：
9.一种基于开关电容时序实现的适用于adc的全差分缓冲器，包括第一电容阵列
101、第二电容阵列103、放大器102、反馈电容cf、开关sw1、开关sw1
′
、开关sw2、开关sw2
′
、开关sw3、开关sw3
′
、开关sw4和开关sw4
′
，其中所述开关sw1的连接到正极性的输入信号电压vin_refp和所述第一电容阵列101的输入端之间，所述开关sw4其中一端连接到所述第一电容阵列101的输入端，另一端连接到所述放大器102的反向输出端和正极性的输出信号电压vo_refp之间，所述开关sw2连接在所述第一电容阵列101的输出端和共模电压vcm之间，所述开关sw3连接到所述第一电容阵列101和所述放大器102的正向输入端之间；所述开关sw1
′
的连接到负极性的输入信号电压vin_refn和所述第二电容阵列103的输入端之间，所述开关sw4
′
其中一端连接到所述第二电容阵列103的输入端，另一端连接到所述放大器102的正向输出端和负极性的输出信号电压vo_refn之间，所述开关sw2
′
连接在所述第二电容阵列103的输出端和共模电压vcm之间，所述开关sw3
′
连接到所述第二电容阵列103和所述放大器102的反向输入端之间；所述反馈电容cf有两个，其中一个所述反馈电容cf的两边分别连接到所述放大器102的正向输入端和反向输出端，另一个所述反馈电容cf的两边分别连接到所述放大器102的反向输入端和正向输出端。
10.所述电容阵列101和所述第二电容阵列103在此缓冲器电路的采样阶段将电容并联以采集输入电压vin_ref；
11.vin_ref＝vin_refp-vin_refn
12.在放大阶段将电容串联或者并联得到不同比例的输出电压vo_ref；
13.vo_ref＝vo_refp-vo_refn
14.从而使得缓冲器的输出电压vo_ref可以对输入电压vin_ref进行不同比例的放大。
15.所述放大器102通过与所述反馈电容cf组成负反馈环路，使得差分输入电压为零，并与所述电容阵列101和所述第二电容阵列103配合实现输出电压放大的功能。
16.所述开关sw1、所述开关sw1
′
、所述开关sw2、所述开关sw2
′
、所述开关sw3、所述开关sw3
′
、所述开关sw4和所述开关sw4
′
实现采样和放大两个相位的连接关系，并配合下一级adc电路的时序，在采样阶段采集输入电压vin_ref，在放大阶段对所述反馈电容cf充电，使输出电压vo_ref实现一定的放大倍数k；通过不断的对所述反馈电容cf进行充电以维持输出电压vo_ref，并且放大倍数k可以通过改变所述电容阵列101和所述第二电容阵列103的连接方式进行调节。
17.在adc处于输入信号采样阶段时，此缓冲器处于采样阶段；此时所述第一电容阵列101和所述第二电容阵列103一端通过所述开关sw1和所述开关sw1
′
分别连接正极性的输入信号电压vin_refp和负极性的输入信号电压vin_refn，从而得到输入电压vin_ref，另一端通过所述开关sw2和所述开关sw2
′
连接共模电压vcm，实现输入电压采样；所述开关sw4、所述开关sw4
′
、所述开关sw3和所述开关sw3
′
关断，所述放大器102和所述反馈电容cf连接成的负反馈电路使输出电压vo_ref维持上一个放大阶段的电压不变；
18.在adc处于数模转换阶段时，此缓冲器放大阶段；所述开关sw1，所述开关sw1
′
、所述开关sw2和所述开关sw2
′
关断，所述开关sw3、所述开关sw3
′
、所述开关sw4和所述开关sw4
′
闭合，此时所述第一电容阵列101和所述第二电容阵列103接到所述放大器102的两端，与所述反馈电容cf并联；由于所述反馈电容cf连接到所述放大器102的一端为高阻节点，经过初始若干个周期的稳定过程后，最终所述反馈电容cf的两端电压保持稳定输出，
[0019][0020]
其中，k为比例系数，也就是缓冲器的放大倍数，与所述第一电容阵列101和所述第二电容阵列103的构成方式有关。
[0021]
作为优选，所述第一电容阵列101和所述第二电容阵列103包含一个或者多个通过开关连接的电容，在采样阶段，通过开关将电容连接成并联形式，在放大阶段，将电容连接成串联形式或者并联形式，以实现不同的放大倍数k。
[0022]
所述第一电容阵列101和所述第二电容阵列103在采样和放大阶段不同的连接方式，可以得到不同大小的放大倍数k，具体包括以下内容：
[0023]
在采样阶段，电容阵列c1～cn呈并联关系；
[0024]
放大阶段，若c1～cn串联连接，则放大倍数
[0025]
k＝n
[0026]
通过调节电容个数n，可以得到不同的放大倍数；
[0027]
放大阶段，若c1～cn仍为并联连接，则放大倍数
[0028]
k＝1
[0029]
这样此缓冲器的输出电压和输出电压相等，即放大倍数为1的缓冲器。
[0030]
所述第一电容阵列101和所述第二电容阵列103可以简化为一个单电容cs，即采样电容时；
[0031]
在采样阶段，采样电容cs采集输入电压vin_ref；
[0032]
在放大阶段，采样电容cs和反馈电容cf并联，电荷重新分配使得两个电容电压相等，当电路达到平衡时，vo_ref电压最终等于vin_ref，于是得到放大倍数
[0033]
k＝1
[0034]
这样此缓冲器的输出电压和输出电压相等，即放大倍数为1的缓冲器。
[0035]
与现有技术相比，本发明有益效果如下：
[0036]
本发明提供的全差分缓冲器电路，降低了上一级基准电路的驱动能力要求，消除了adc运行时回踢噪声(kick back noise)通过缓冲器电路对基准电路造成的影响，并可以通过调整电容阵列实现不同的放大倍数。
附图说明
[0037]
图1为常规的基准单端缓冲器adc系统；
[0038]
图2为全差分基准缓冲器adc系统；
[0039]
图3为常规的全差分缓冲器电路；
[0040]
图4为本发明的适用于adc的全差分缓冲器；
[0041]
图5为本发明全差分缓冲器中采样阶段的电路结构图；
[0042]
图6为本发明全差分缓冲器中放大阶段的电路结构图；
[0043]
图7为第一电容阵列和第二电容阵列的内部连接结构电路图；
[0044]
图8为采样阶段和放大阶段不同的连接方式的电容阵列串联或并联后的等效电路图；
[0045]
图9为放大倍数k＝1，电容阵列为单个电容的全差分缓冲器；
[0046]
图10为电容阵列为单个电容的全差分缓冲器采样阶段等效电路图；
[0047]
图11为电容阵列为单个电容的全差分缓冲器放大阶段等效电路图；
[0048]
图中：101-第一电容阵列；102-放大器；103-第二电容阵列。
具体实施方式
[0049]
为阐明技术问题、技术方案、实施过程及性能展示，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。
[0050]
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
[0051]
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
[0052]
实施例1
[0053]
如图4所示，本发明涉及一种基于开关电容时序实现的适用于adc的全差分缓冲器电路，包括第一电容阵列101、第二电容阵列103、放大器102、反馈电容cf、开关sw1、开关sw1
′
、开关sw2、开关sw2
′
、开关sw3、开关sw3
′
、开关sw4和开关sw4
′
，其中所述开关sw1的连接到正极性的输入信号电压vin_refp和所述第一电容阵列101的输入端之间，所述开关sw4其中一端连接到所述第一电容阵列101的输入端，另一端连接到所述放大器102的反向输出端和正极性的输出信号电压vo_refp之间，所述开关sw2连接在所述第一电容阵列101的输出端和共模电压vcm之间，所述开关sw3连接到所述第一电容阵列101和所述放大器102的正向输入端之间；所述开关sw1
′
的连接到负极性的输入信号电压vin_refn和所述第二电容阵列103的输入端之间，所述开关sw4
′
其中一端连接到所述第二电容阵列103的输入端，另一端连接到所述放大器102的正向输出端和负极性的输出信号电压vo_refn之间，所述开关sw2
′
连接在所述第二电容阵列103的输出端和共模电压vcm之间，所述开关sw3
′
连接到所述第二电容阵列103和所述放大器102的反向输入端之间；所述反馈电容cf有两个，其中一个所述反馈电容cf的两边分别连接到所述放大器102的正向输入端和反向输出端，另一个所述反馈电容cf的两边分别连接到所述放大器102的反向输入端和正向输出端。
[0054]
所述电容阵列101和所述第二电容阵列103在此缓冲器电路的采样阶段将电容并联以采集输入电压vin_ref；
[0055]
vin_ref＝vin_refp-vin_refn
[0056]
在放大阶段将电容串联或者并联得到不同比例的输出电压vo_ref；
[0057]
vo_ref＝vo_refp-vo_refn
[0058]
从而使得缓冲器的输出电压vo_ref可以对输入电压vin_ref进行不同比例的放大。
[0059]
所述放大器102通过与所述反馈电容cf组成负反馈环路，使得差分输入电压为零，并与所述电容阵列101和所述第二电容阵列103配合实现输出电压放大的功能。
[0060]
为了与adc的时序相配合，此全差分缓冲器电路有两个重复的阶段，采样阶段和放大阶段；所述开关sw1、所述开关sw1
′
、所述开关sw2、所述开关sw2
′
、所述开关sw3、所述开关
sw3
′
、所述开关sw4和所述开关sw4
′
实现采样和放大两个相位的连接关系，并配合下一级adc电路的时序，在采样阶段采集输入电压vin_ref，在放大阶段对所述反馈电容cf充电，使输出电压vo_ref实现一定的放大倍数k；通过不断的对所述反馈电容cf进行充电以维持输出电压vo_ref，并且放大倍数k可以通过改变所述电容阵列101和所述第二电容阵列103的连接方式进行调节。
[0061]
如图5所示，在adc处于输入信号采样阶段时，此缓冲器处于图5中采样阶段。此时此时所述第一电容阵列101和所述第二电容阵列103一端通过所述开关sw1和所述开关sw1
′
分别连接正极性的输入信号电压vin_refp和负极性的输入信号电压vin_refn，利用公式
[0062]
vin_ref＝vin_refp-vin_refn
[0063]
从而得到输入电压vin_ref，另一端通过所述开关sw2和所述开关sw2
′
连接共模电压vcm，实现输入电压采样；此时所述开关sw4、所述开关sw4
′
、所述开关sw3和所述开关sw3
′
关断；
[0064]
所述放大器102和反馈电容cf连接成的负反馈电路使输出电压vo_ref维持上一个放大阶段的电压不变。
[0065]
如图6所示，在adc处于数模转换阶段时，此缓冲器处于图5中的放大阶段。所述开关sw1，所述开关sw1
′
、所述开关sw2和所述开关sw2
′
关断，所述开关sw3、所述开关sw3
′
、所述开关sw4和所述开关sw4
′
闭合，此时所述第一电容阵列101和所述第二电容阵列103接到所述放大器102的两端，与所述反馈电容cf并联。由于所述反馈电容cf连接到所述放大器102的一端为高阻节点，经过初始若干个周期的稳定过程后，最终反馈电容cf的两端电压保持稳定输出，
[0066]
vo_ref＝k*vin_ref
[0067]
其中，k为比例系数，也就是缓冲器的放大倍数，与所述第一电容阵列101和所述第二电容阵列103的构成方式有关。
[0068]
当电路达到平衡后，所述第一电容阵列101和所述第二电容阵列103和所述反馈电容cf的电压保持稳定，采样阶段和放大阶段中所述第一电容阵列101和所述第二电容阵列103的电荷基本保持不变，因此对前端基准电路的驱动能力要求极低。
[0069]
另外，在放大阶段对adc进行驱动时，由于所述开关sw1、所述开关sw1
′
、所述开关sw2和所述开关sw2
′
关断，完全不会影响到基准电路，因此也就避免了回踢噪声(kick back noise)对基准电路造成的影响。
[0070]
如图7和图8所示，作为一种可能的实施方式，所述第一电容阵列101和所述第二电容阵列103包含一个或者多个通过开关连接的电容，其实施方案有多种形式。通过所述第一电容阵列101和所述第二电容阵列103在采样和放大阶段不同的连接方式，可以得到不同大小的放大倍数k。
[0071]
在采样阶段，电容阵列c1～cn呈并联关系；
[0072]
放大阶段，若c1～cn串联连接，则放大倍数
[0073]
k＝n
[0074]
通过调节电容个数n，可以得到不同的放大倍数。
[0075]
放大阶段，若c1～cn仍为并联连接，则放大倍数
[0076]
k＝1
[0077]
这样此缓冲器的输出电压和输出电压相等，即放大倍数为1的缓冲器。
[0078]
实施例2
[0079]
作为一种可能的实施方式，当n＝1时，所述第一电容阵列101和所述第二电容阵列103变成一个单电容。下面对此情况进行详细介绍；
[0080]
如图9-图11所示，为一个放大倍数k＝1，所述第一电容阵列101和所述第二电容阵列103为单个电容的具体实例；图中vdd为电源端，vb为偏置电压。
[0081]
其中的输入电压vin_ref是镜像电流在电阻上产生的压降，所述电容阵101列简化为单电容cs，即为采样电容。
[0082]
在采样阶段，cs一端连接输入电压，另一端连接共模电压vcm，这样cs就采集到了输入输入电压vin_ref。
[0083]
在放大阶段，cs的一端(采样阶段连接到输入电压)连接到所述放大器102的输出端，另一端(采样阶段连接到共模电压)连接到所述放大器102的输入端，实现了cs和cf的并联。由于cf的一端为高阻节点，cs将自身电荷与cf共享，两者电压相同，经过初始若干个周期后，cf上的电压和cs采样电压达到平衡，即均为vin_ref，从而vo_ref＝vin_ref。
[0084]
综上所述，基于开关电容的时序，实现了一种适用于adc的全差分缓冲器电路。此全差分缓冲器电路可以与adc的时序完全匹配，特别适用于adc系统。并且通过所述第一电容阵列101和所述第二电容阵列103的不同组成方式，可以实现不同比例的放大倍数。
[0085]
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的仅为本发明的优选例，并不用来限制本发明，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

技术特征：
1.一种基于开关电容时序实现的适用于adc的全差分缓冲器，其特征在于，包括第一电容阵列(101)、第二电容阵列(103)、放大器(102)、反馈电容cf、开关sw1、开关sw1
′
、开关sw2、开关sw2
′
、开关sw3、开关sw3
′
、开关sw4和开关sw4
′
，其中所述开关sw1连接到正极性的输入信号电压vin_refp和所述第一电容阵列(101)的输入端之间，所述开关sw4其中一端连接到所述第一电容阵列(101)的输入端，另一端连接到所述放大器(102)的反向输出端和正极性的输出信号电压vo_refp之间，所述开关sw2连接在所述第一电容阵列(101)的输出端和共模电压vcm之间，所述开关sw3连接到所述第一电容阵列(101)和所述放大器(102)的正向输入端之间；所述开关sw1
′
的连接到负极性的输入信号电压vin_refn和所述第二电容阵列(103)的输入端之间，所述开关sw4
′
其中一端连接到所述第二电容阵列(103)的输入端，另一端连接到所述放大器(102)的正向输出端和负极性的输出信号电压vo_refn之间，所述开关sw2
′
连接在所述第二电容阵列(103)的输出端和共模电压vcm之间，所述开关sw3
′
连接到所述第二电容阵列(103)和所述放大器(102)的反向输入端之间；所述反馈电容cf有两个，其中一个所述反馈电容cf的两边分别连接到所述放大器(102)的正向输入端和反向输出端，另一个所述反馈电容cf的两边分别连接到所述放大器(102)的反向输入端和正向输出端。2.根据权利要求1所述的一种基于开关电容时序实现的适用于adc的全差分缓冲器，其特征在于，所述电容阵列(101)和所述第二电容阵列(103)在此缓冲器电路的采样阶段将电容并联以采集输入电压vin_ref；vin_ref＝vin_refp-vin_refn在放大阶段将电容串联或者并联得到不同比例的输出电压vo_ref；vo_ref＝vo_refp-vo_refn从而使得缓冲器的输出电压vo_ref可以对输入电压vin_ref进行不同比例的放大。3.根据权利要求1所述的一种基于开关电容时序实现的适用于adc的全差分缓冲器，其特征在于，所述放大器(102)通过与所述反馈电容cf组成负反馈环路，使得差分输入电压为零，并与所述电容阵列(101)和所述第二电容阵列(103)配合实现输出电压放大的功能。4.根据权利要求1所述的一种基于开关电容时序实现的适用于adc的全差分缓冲器，其特征在于，所述开关sw1、所述开关sw1
′
、所述开关sw2、所述开关sw2
′
、所述开关sw3、所述开关sw3
′
、所述开关sw4和所述开关sw4
′
实现采样和放大两个相位的连接关系，并配合下一级adc电路的时序，在采样阶段采集输入电压vin_ref，在放大阶段对所述反馈电容cf充电，使输出电压vo_ref实现一定的放大倍数k；通过不断的对所述反馈电容cf进行充电以维持输出电压vo_ref，并且放大倍数k可以通过改变所述电容阵列(101)和所述第二电容阵列(103)的连接方式进行调节。5.根据权利要求4所述的一种基于开关电容时序实现的适用于adc的全差分缓冲器，其特征在于，在adc处于输入信号采样阶段时，此缓冲器处于采样阶段；此时所述第一电容阵列(101)和所述第二电容阵列(103)一端通过所述开关sw1和所述开关sw1
′
分别连接正极性的输入信号电压vin_refp和负极性的输入信号电压vin_refn，从而得到输入电压vin_ref，另一端通过所述开关sw2和所述开关sw2
′
连接共模电压vcm，实现输入电压采样；所述开关sw4、所述开关sw4
′
、所述开关sw3和所述开关sw3
′
关断，所述放大器(102)和所述反馈电容cf连接成的负反馈电路使输出电压vo_ref维持上一个放大阶段的电压不变；
在adc处于数模转换阶段时，此缓冲器放大阶段；所述开关sw1，所述开关sw1
′
、所述开关sw2和所述开关sw2
′
关断，所述开关sw3、所述开关sw3
′
、所述开关sw4和所述开关sw4
′
闭合，此时所述第一电容阵列(101)和所述第二电容阵列(103)接到所述放大器(102)的两端，与所述反馈电容cf并联；由于所述反馈电容cf连接到所述放大器(102)的一端为高阻节点，经过初始若干个周期的稳定过程后，最终所述反馈电容cf的两端电压保持稳定输出，vo_ref＝k*vin_refn其中，k为比例系数，也就是缓冲器的放大倍数，与所述第一电容阵列(101)和所述第二电容阵列(103)的构成方式有关。6.根据权利要求1所述的一种基于开关电容时序实现的适用于adc的全差分缓冲器，其特征在于，所述第一电容阵列(101)和所述第二电容阵列(103)包含一个或者多个通过开关连接的电容，在采样阶段，通过开关将电容连接成并联形式，在放大阶段，将电容连接成串联形式或者并联形式，以实现不同的放大倍数k。7.根据权利要求6所述的一种基于开关电容时序实现的适用于adc的全差分缓冲器，其特征在于，所述第一电容阵列(101)和所述第二电容阵列(103)在采样和放大阶段不同的连接方式，可以得到不同大小的放大倍数k，具体包括以下内容：在采样阶段，电容阵列c1～cn呈并联关系；放大阶段，若c1～cn串联连接，则放大倍数k＝n通过调节电容个数n，可以得到不同的放大倍数；放大阶段，若c1～cn仍为并联连接，则放大倍数k＝1这样此缓冲器的输出电压和输出电压相等，即放大倍数为1的缓冲器。8.根据权利要求6所述的一种基于开关电容时序实现的适用于adc的全差分缓冲器，其特征在于，所述第一电容阵列(101)和所述第二电容阵列(103)可以简化为一个单电容cs，即采样电容时；在采样阶段，采样电容cs采集输入电压vin_ref；在放大阶段，采样电容cs和反馈电容cf并联，电荷重新分配使得两个电容电压相等，当电路达到平衡时，vo_ref电压最终等于vin_ref，于是得到放大倍数k＝1这样此缓冲器的输出电压和输出电压相等，即放大倍数为1的缓冲器。

技术总结
本发明提供了一种基于开关电容时序实现的适用于ADC的全差分缓冲器，其特征在于，包括第一电容阵列、第二电容阵列、放大器、反馈电容Cf和开关sw1、开关sw1


技术研发人员：郎君
受保护的技术使用者：微传智能科技（常州）有限公司
技术研发日：2023.05.15
技术公布日：2023/8/9