半导体封装组件的制作方法

1.本发明涉及半导体技术领域，尤其涉及一种半导体封装组件。


背景技术：

2.层叠封装(package-on-package，pop)组件是一种集成电路封装方法，用于组合垂直分立的系统单芯片(system-on-chip，soc)和存储器封装。两个或多个封装安装在彼此之上，即堆叠或层叠，并使用标准接口在它们之间路由信号。这允许在移动电话、个人数字助理(personal digital assistant，pda)和数码相机等设备中实现更高的组件密度。
3.改进的热耗散、精细间距和/或精细尺寸布线以及封装高度收缩对于改进高端智能手机应用中的电气性能是重要的。
4.因此，需要一种新颖的半导体封装组件。


技术实现要素：

5.有鉴于此，本发明提供一种半导体封装组件，以解决上述问题。
6.根据本发明的第一方面，公开一种半导体封装组件，包括：
7.扇出封装，包括：第一重分布层(rdl)结构，具有上表面和底表面；第一逻辑晶粒，该第一逻辑晶粒上具有第一焊盘，其中该第一焊盘与该第一rdl结构的该上表面接触；通过围绕该第一逻辑晶粒并电连接到该第一rdl结构的通孔(tv)互连；以及第一导电结构，与该第一rdl结构的该底表面接触；
8.存储器封装，堆叠在该扇出封装上，该存储器封装包括：具有上表面和底表面的第一基板；安装在该第一基板的该上表面上的存储器晶粒；以及在该第一基板的该底表面上的第二导电结构，其中该存储器晶粒使该用第二导电结构、该tv互连和该第一rdl结构电连接到该第一逻辑晶粒；以及
9.第二基板，该第二基板上提供用于该扇出封装堆叠，其中该第二基板使用该第一导电结构电连接到该第一逻辑晶粒。
10.根据本发明的第二方面，公开一种半导体封装组件，包括：
11.扇出封装，包括：第一重分布层(rdl)结构，具有上表面和底表面；第一逻辑晶粒，具有靠近该第一rdl结构的该上表面并电连接到该第一rdl结构的第一焊盘；通过围绕该第一逻辑晶粒并使用该第一rdl结构电连接到该第一逻辑晶粒的通孔(tv)互连，其中该tv互连以第一间距排列；以及在该第一rdl结构的该底表面上的第一导电结构；
12.存储器封装，堆叠在该扇出封装上，包括：具有上表面和底表面的第一基板；安装在该第一基板的该上表面上的存储器晶粒；以及第二导电结构，位于该第一基板的该底表面上，以小于或等于第一间距的第二间距排列；以及第二基板，堆叠在该扇出封装上并与该存储器封装相对，其中该第二基板使用该第一逻辑晶粒电连接到该存储器封装。
13.根据本发明的第三方面，公开一种半导体封装组件，包括：
14.扇出封装，包括：第一重分布层(rdl)结构，具有上表面和底表面；第一逻辑晶粒，
具有靠近该第一rdl结构的该上表面并电连接到该第一rdl结构的第一焊盘；通孔(tv)互连，围绕该第一逻辑晶粒并使用该第一rdl结构电连接到第一逻辑晶粒；以及在该第一rdl结构的该底表面上的第一导电结构；
15.存储器封装，堆叠在该扇出封装上，包括：具有上表面和底表面的第一基板；安装在该第一基板的上表面上的存储器晶粒；以及在该第一基板的该底表面上的第二导电结构，其中该存储器晶粒使用该第一rdl结构电连接到该第一逻辑晶粒；以及
16.第二基板，堆叠在该扇出封装上并与该存储器封装相对，其中该第二基板使用该扇出封装电连接到该存储器封装，其中，在截面图中，该扇出封装的第一横向尺寸小于或等于该第二基板的第二尺寸。
17.本发明的半导体封装组件由于包括：扇出封装，包括：第一重分布层(rdl)结构，具有上表面和底表面；第一逻辑晶粒，该第一逻辑晶粒上具有第一焊盘，其中该第一焊盘与该第一rdl结构的该上表面接触；通过围绕该第一逻辑晶粒并电连接到该第一rdl结构的通孔(tv)互连；以及第一导电结构，与该第一rdl结构的该底表面接触；存储器封装，堆叠在该扇出封装上，该存储器封装包括：具有上表面和底表面的第一基板；安装在该第一基板的该上表面上的存储器晶粒；以及在该第一基板的该底表面上的第二导电结构，其中该存储器晶粒使该用第二导电结构、该tv互连和该第一rdl结构电连接到该第一逻辑晶粒；以及第二基板，该第二基板上提供用于该扇出封装堆叠，其中该第二基板使用该第一导电结构电连接到该第一逻辑晶粒。在本发明中，在晶圆工厂制造时，形成了位于第一逻辑晶粒之上(或/和之下)的第一rdl结构，因此第一逻辑晶粒可以通过第一rdl结构中的布线结构或导电结构等电连接到存储器封装(而无需经由第二基板中的布线结构或导电结构)，这样第一rdl结构也可以在晶圆工艺中形成(而不是在基板工艺中形成)，因此第一rdl结构中的导电迹线的线宽/间距可以做到比基板中布线的线宽/间距要小。这样第一逻辑晶粒可以经由与它更加接近的线宽/间距的布线进行电连接，布线间距和/或尺寸精细，布线更加方便合理，电性能更加优越；并且因此可以布置更多数量的布线，这样可以改进的热耗散以及并且降低封装高度。
附图说明
18.图1是根据本发明的一些实施例的半导体封装组件的剖视图；
19.图2是根据本发明的一些实施例的半导体封装组件的剖视图；
20.图3-10是根据本发明的一些实施例的半导体封装组件的剖视图，示出了模塑料和/或底部填料的布置；
21.图11是根据本发明的一些实施例的半导体封装组件的剖视图；
22.图12是根据本发明的一些实施例的半导体封装组件的剖视图；
23.图13-20是根据本发明的一些实施例的半导体封装组件的剖视图，示出了模塑料和/或底部填料的布置；以及
24.图21是根据本发明的一些实施例的半导体封装组件的剖视图。
具体实施方式
25.在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的
一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。
26.将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。
27.此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
28.术语“大约”、“大致”和“约”通常表示规定值的
±
20％、或所述规定值的
±
10％、或所述规定值的
±
5％、或所述规定值的
±
3％、或规定值的
±
2％、或规定值的
±
1％、或规定值的
±
0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。
29.将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。
30.注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
31.本发明实施例提供了一种半导体封装组件。半导体封装组件提供由通孔(through via，tv)互连包围的扇出(fan-out)封装和堆叠在其上并集成为三维(three-dimensional，3d)扇出成型中介层封装上封装(fan-out molding interposer package on package，fomipop)半导体封装组件的存储器封装。在半导体封装组件中，扇出封装在逻辑芯片的前表面和后表面使用重分布层(redistribution layer，rdl)结构，为灵活的封装设计提供更精细的金属布线。因此，半导体封装组件具有改进的电气性能、可变尺寸的扇出封装/基板以及更精细的布线尺寸/间距。
32.图1是根据本发明的一些实施例的半导体封装组件500a的剖视图。在一些实施例中，半导体封装组件500a是三维(3d)堆叠封装(package-on-package，pop)半导体封装组件。半导体封装组件500a可以包括安装在基板200上的至少两个垂直堆叠的晶圆级半导体封装。此外，基板200安装在基座(base)100上。如图1所示，在一些实施例中，半导体封装组件500a包括扇出封装300a和垂直堆叠在扇出封装300a上的存储器封装400。本发明实施例中，半导体封装组件也可以简称为半导体封装、或者半导体封装结构、或者半导体结构等等。半导体封装组件(半导体封装或半导体封装结构)可以包括封装(例如soc封装、存储器封装)，也可以进一步包括除封装之外的其他附加结构(例如基底等)。
33.如图1所示，基座100，例如印刷电路板(printed circuit board，pcb)，可以由聚丙烯(polypropylene，pp)、环氧树脂、聚酰亚胺或其他适用的树脂材料形成。还需要说明的是，基底100可以是单层结构，也可以是多层结构。基座100具有上表面100t及连接于上表面100t的一对平行的侧面(侧表面)125。多个接触焊盘(contact pad)110和/或导电迹线(未示出)设置为靠近基底100的上表面100t。在一个实施例中，导电迹线可以包括信号迹线段或接地迹线段，导电迹线用于基板200的输入/输出(input/output，i/o)连接。此外，接触焊盘(或焊盘)110靠近基板200设置，这些接触焊盘110连接到导电迹线的不同端子。接触焊盘110用于安装在其上的基板200(例如接触焊盘110与接触焊盘110之上的基板200电性连接)。在一些实施例中，基座100在如图1所示的剖视图中具有侧表面125之间的横向尺寸d1。
34.如图1所示，基板200具有上表面200t、靠近基底100的底表面200b以及一对平行的侧面(侧表面)225。上表面200t靠近扇出封装300a。底表面200b靠近基座100。另外，侧面(侧表面)325连接上表面200t与上表面200t。如图1所示，基板200在侧表面225之间具有横向尺寸d2，基板200在上表面与底表面之间具有厚度t200。在一些实施例中，根据设计要求，横向尺寸d2小于或等于横向尺寸d1。基板200被提供用于在上表面200t上堆叠的扇出封装300a。在一些实施例中，基板200包括设置在一个或多个超低k(extra-low k，elk)和/或超超低k(ultra-low k，ulk)电介质层(未示出)中的一个或多个电路212。电路212电连接至相应的接触焊盘(包括导电迹线)210和接触焊盘214。接触焊盘(包括导电迹线)210和接触焊盘214暴露于靠近上表面200t和底表面200b。设置的阻焊层(未示出)的开口。在一些实施例中，电路212、接触焊盘210和214包括导电材料，例如包括铜、金、银或其他适用金属的金属。需要说明的是，图1所示的电路212的数量以及接触焊盘(包括导电迹线)210和接触焊盘214的数量仅为示例，并非对本发明的限制。此外，导电结构222设置在基板200的底表面200b上远离扇出封装300a，并与基板200的对应接触焊盘214和基底100的对应接触焊盘110接触。因此，之后，基板200经由导电结构222电性连接至基座100。在一些实施例中，导电结构222包括例如铜球的导电球结构、例如铜凸块或焊料凸块结构的导电凸块结构、或例如铜柱结构的导电柱结构。
35.如图1所示，扇出封装300a(也称为系统单芯片(soc)封装300a)通过接合工艺(bonding process)安装在基板200的上表面200t上。扇出封装300a利用导电结构321和322安装在基座200上。扇出封装300a是三维(3d)半导体封装，包括逻辑晶粒302、重分布层(redistribution layer，rdl)结构316、通孔(through via，tv)互连314以及导电结构321和322。导电结构321和322与底表面316b接触，并且电连接到rdl结构316。此外，导电结构321和322电连接到基板200的接触焊盘(包括导电迹线)210。在一些实施例中，导电结构321
和322包括例如铜球的导电球结构、例如铜凸块或焊料凸块结构的导电凸块结构、或例如铜柱结构的导电柱结构。例如，导电结构321可以是导电柱结构，导电结构322可以是导电凸块结构，但不仅限于此，仅为举例说明。
36.逻辑晶粒302具有前表面(front surface)302f和后表面(back surface)302b。逻辑晶粒302被翻转以设置在与导电结构321和322相对的rdl结构316上。逻辑晶粒302的后表面(或背表面)302b与扇出封装300a的上表面300at对准。换句话说，逻辑晶粒302的后表面302b从扇出封装300a的上表面300at暴露出来。暴露的后表面302b可以提供额外的散热路径以将热量从逻辑晶粒302直接散发到外部环境。逻辑晶粒302的焊盘304靠近前表面302f设置以电连接到逻辑晶粒302的电路(未示出)。在一些实施例中，焊盘304属于逻辑晶粒302的互连结构(未示出)的最上层金属层。在一些实施例中，逻辑晶粒302包括中央处理单元(central processing unit，cpu)、图形处理单元(graphic processing unit，gpu)、动态随机存取存储器(dynamic random access memory，dram)控制器或其任意组合。在一些实施例中，逻辑晶粒302是通过倒装芯片(flip-chip)技术制造的。
37.重分布层(redistribution layer，rdl)结构316设置在逻辑晶粒302和基板200之间。rdl结构316具有上表面316t和底表面316b。例如，上表面316t可以用作晶粒附接表面(die-attach surface)316t，并且底表面316b可以用作与晶粒附接表面316t相对的凸块附接表面(bump-attach surface)316b。逻辑晶粒302的焊盘304与rdl结构316的上表面316t接触。此外，逻辑晶粒302覆盖rdl结构316的上表面316t的一部分。在一些实施例中，rdl结构316包括设置在一个或多个介电层317中的一个或多个导电迹线320和一个或多个通孔318。在一些实施例中，导电迹线320和通孔318包括导电材料，例如包括铜、金、银、或其他适用的金属。电介质层(或介电层)317可以包括超低k(elk)电介质和/或超超低k(ulk)电介质。此外，电介质层317可以包括环氧树脂。使用rdl结构316的通孔318和导电迹线320以及对应的导电结构321和322，将逻辑晶粒302的焊盘304电连接到基板200。应该注意的是，通孔318的数量、图1中所示的导电迹线320的数量和电介质层317的数量仅为示例，并非对本发明的限制。在一些实施例中，rdl结构316在图1所示的截面图中具有厚度t316。在一些实施例中，rdl结构316的厚度t316小于基板200的厚度t200。相较于逻辑晶粒与厚的基板直接连接的传统叠层封装(pop)封装组件，扇出封装300a使用较薄的rdl结构316直接连接至逻辑晶粒302以进行重新布线。因此，可以显着降低超低k(elk)应力。可以改善逻辑晶粒302和基板200之间的cte(coefficient of thermal expansion，热膨胀系数)失配问题。具体来说，在先前技术中，是将逻辑晶粒(例如逻辑晶粒302)直接通过导电结构(例如凸块或焊球等)连接到基板200上(或连接到基板200的布线或焊盘等)；然后通过基板(例如基板200)的布线、导电通孔或导电柱(例如围绕逻辑晶粒周围的导电通孔或导电柱)等等电性连接上方的存储器封装(例如存储器封装400)。在先前技术中的这种方式中，逻辑晶粒(例如逻辑晶粒302)是通过晶圆(wafer)工厂生产制造的，而基板(例如基板200)是通过封装工厂生产制造的，因此两者的布线的宽度和布线的间距差别较大。例如在一个实施例中，基板(例如基板200)的布线的线宽/间距可以是13um/13um，而逻辑晶粒(例如逻辑晶粒302)中的布线的线宽/间距远小于基板的上述线宽/间距(例如逻辑晶粒302的线宽/间距小于2um/2um)。经过本发明的发明人的研究发现，先前技术中的这种方式，逻辑晶粒(例如逻辑晶粒302)连接到存储器封装(例如存储器封装400)的路径中需要经由基板(例如基板200)中的布线，这样
线宽/间距差距过大，不利用布线的设置，并且不利用信号的传输；发明人还发现，在逻辑晶粒(例如逻辑晶粒302)与存储器封装(例如存储器封装400)之间需要较多较大量的数据传输时，先前技术中的方式可能无法完全满足需求。因此，本发明的发明人经过研究提出了本发明实施例的方案，在本发明实施例中，在晶圆工厂制造时，形成了位于逻辑晶粒302之上(或/和之下)的rdl结构，例如如图1所示的rdl结构316；因此逻辑晶粒302可以通过rdl结构316中的布线结构或导电结构等电连接到存储器封装400(而无需经由基板200中的布线结构或导电结构)，这样rdl结构316也可以在晶圆工艺中形成(而不是在基板工艺中形成)，因此rdl结构316中的导电迹线320的线宽/间距可以做到比基板中布线的线宽/间距要小，例如rdl结构316中的导电迹线320的线宽/间距可以做到2um/2um。这样逻辑晶粒302可以经由与它更加接近的线宽/间距的布线进行电连接，布线间距和/或尺寸精细，布线更加方便合理，电性能更加优越；并且由于布线的线宽/间距要小因此在相同的封装尺寸下可以布置更多数量的布线，这样可以改进的热耗散以及并且降低封装高度。此外本发明实施例中所形成的通孔(tv)互连314也可以在晶圆工艺(或制程)中形成，并且通孔(tv)互连314连接到线宽/间距较小的rdl结构316，因此通孔(tv)互连314的直径(或尺寸)也更小，这样就可以设置更多数量的通孔(tv)互连314，从而满足更大量的数据传输需求。并且本发明实施例中逻辑晶粒302通过rdl结构316电性连接到基板200，这样可以通过平面尺寸更大的rdl结构316来进行布线和电性连接，因此布线和连接更加灵活，提高了设计弹性。此外，本发明实施例中由于rdl结构316的形成，可以减轻位于逻辑晶粒302与基板200之间的导电结构(例如导电结构322)造成的应力集中和对逻辑晶粒302的应力集中，从而减小晶粒等结构被破坏的可能性，提高半导体装置或半导体封装结构的稳定性和可靠性。本发明实施例中，可以将扇出封装300a(包括逻辑晶粒302、rdl结构316等)称为一体结构，一体结构可以包括逻辑晶粒302和rdl结构316，一体结构可以代表逻辑晶粒302和rdl结构316等是同在晶圆工艺中形成。
38.通孔(tv)互连314设置在rdl结构316的上表面316t上并围绕逻辑晶粒302。在一些实施例中，每个tv互连314的相对端(相对的端部)与逻辑晶粒302的前表面302f和后表面(或背表面)302b对准。此外，与逻辑晶粒302的后表面(或背表面)302b对准的每个tv互连314的端部从扇出封装300a的上表面300at暴露。与逻辑晶粒302的前表面302f对准的每个tv互连314的端部与rdl结构316的上表面316t接触。在一些实施例中，tv互连314以第一间距p1布置。
39.如图1所示，tv互连314电连接到rdl结构316的通孔318和导电迹线320。在一些实施例中，tv互连314仅使用rdl结构316内部的通孔318和导电迹线320电连接到逻辑晶粒302。在一些其他实施例中，tv互连314使用rdl结构316、导电结构321和322以及rdl结构316外部的接触焊盘(包括导电迹线)210电连接到逻辑晶粒302。由于rdl结构316具有更薄的厚度和更精细的布线(包括通孔318和导电迹线320)，半导体封装组件500a可以具有改进的电气性能。
40.如图1所示，扇出封装300a还包括设置在rdl结构316的上表面316t上并与其接触的模塑料312a。模塑料312a围绕逻辑晶粒302和tv互连314。此外，模塑料312与tv互连314和逻辑晶粒302接触。此外，tv互连314穿过模塑料312a。逻辑晶粒302的后表面302b从模塑料312a中暴露出来。此外，逻辑晶粒302的后表面302b与模塑料312a的上表面齐平，模塑料
312a也用作扇出封装300a的上表面300at。在一些实施例中，模制化合物312a可以由非导电材料形成，例如环氧树脂、树脂、可模制聚合物等。模塑料312a可在基本上呈液态时被施加，然后可通过化学反应固化，例如在环氧树脂或树脂中。在一些其他实施例中，模制化合物312a可以是紫外线(ultraviolet，uv)或热固化聚合物，其作为凝胶或可延展的固体施加，能够布置在逻辑晶粒302周围，然后可以使用uv或热固化工艺进行固化。可以用模具固化模塑料312a。
41.在一些实施例中，模塑料312a的侧表面(未示出)分别与rdl结构316的侧表面(未示出)对齐。因此，模塑料312a的侧表面和模塑料312a的侧表面rdl结构316也可以用作扇出封装300a的侧表面325。在一些实施例中，扇出封装300a在如图1所示的剖视图中具有侧表面325之间的横向尺寸d3。在一些实施例中，根据设计要求，横向尺寸d3小于或等于横向尺寸d2。由于基板200的横向尺寸d2与扇出封装300a的横向尺寸d3均是可变的且取决于设计要求。因此半导体封装组件500a可以达到降低制造成本和提高电性能的目的。由本发明实施例的上述描述，rdl结构316等与逻辑晶粒302同样在晶圆工艺中，因此扇出封装300a的尺寸可以制造的更小，从而所形成的扇出封装300a的尺寸d3可以小于(或等于)基板200的尺寸d2，在这种情况下，可以降低半导体封装组件的尺寸；当然，扇出封装300a的尺寸d3可以小于基板200的尺寸d2时，还可以在基板200上安装其他部件，从而提高设计的灵活性。此外，扇出封装300a的尺寸不必一定与基板200的尺寸相同，突破了对于扇出封装300a的尺寸限制，使得半导体封装组件具有更加的灵活的设计。
42.如图1所示，存储器封装400通过接合工艺堆叠在扇出封装300a上。在一些实施例中，存储器封装400包括动态随机存取存储器(dynamic random access memory，dram)封装或另一适用的存储器封装。在一些实施例中，存储器封装400包括基板418、至少一个存储器晶粒(例如堆叠在基板418上的四个存储器晶粒402、403、404和405)、以及导电结构442。在一些实施例中，存储器晶粒402、403、404和405中的每一个包括动态随机存取存储器(dram)晶粒或另一适用的存储器晶粒。基板418具有上表面418t和底表面418b。例如，上表面418t可以用作晶粒附接表面418t，并且底表面418b可以用作与晶粒附接表面418t相对的凸块附接表面418b。在该实施例中，如图1所示，有四个存储器晶粒402、403、404和405安装在基板418的上表面(晶粒附接表面)418t上。此外，存储器晶粒402、403、404和405覆盖基板418的顶表面(或上表面)418t的一部分。存储器晶粒403、404和405分别使用膏状物(paste)(未示出)堆叠在存储器晶粒402、403和404上，并且存储器晶粒402通过膏状物(未示出)安装在基板418的上表面418t上。存储器晶粒402、403、404和405在其上分别具有对应的焊盘406、407、408和409。存储器晶粒402、403、404和405的焊盘406、407、408和409可以分别使用接合引线(bonding wire)416、417、418和419电连接到基板418。然而，堆叠存储器晶粒的数量不限于所公开的实施例。备选地，如图1所示的存储器晶粒402、403、404和405可以并排布置并且通过膏状物(未示出)安装在基板418的上表面418t上。在一些实施例中，基板418和200可以包括相同或相似的材料和制造工艺形成。
43.如图1所示，基板418可以包括电路428和接触焊盘420和430。接触焊盘420设置在电路428的顶部，靠近基板418的上表面(晶粒附接表面)418t。此外，接合引线416、417、418和419电连接到相应的接触焊盘420。接触焊盘430设置在电路428的底部，靠近基板418的底表面(凸块附接表面)418b。接触焊盘430电连接到相应的接触焊盘420。在一些实施例中，接
合引线416、417、418和419、接触焊盘420和430以及电路428包括导电材料，例如包括铜、金、银或其他适用的金属。
44.如图1所示，导电结构442设置在与存储器晶粒402、403、404和405相对的基板418的底表面418b上。导电结构442电连接到(或接触)对应于基板418的接触焊盘430和扇出封装300a的对应tv互连314。导电结构442可以以第二间距p2排列。tv互连314提供到存储器封装400的垂直电连接。随着扇出技术的发展，tv互连314的第一间距p1可以进一步减小，这样可以增加所布置的tv互连314的数量(或密度)，更多数量的tv互连314更加适用于目前日益增加的数据传输量和数据传输种类，因此本发明实施例的方式相较于先前技术具有更佳的应用场景适应性。在一些实施例中，导电结构442的第二间距p2不同于(小于或大于)或等于tv互连314的第一间距p1。在该实施例中，导电结构442可以以对应于第一间距p1的第二间距p2排列。换句话说，导电结构442直接设置在对应的tv互连314上方并且以等于第一间距p1的第二间距p2排列。在一些实施例中，导电结构222包括诸如铜球的导电球结构、诸如铜凸块或焊料凸块结构的导电凸块结构或诸如铜柱结构的导电柱结构。在本发明实施例中，导电结构442可以与tv互连314直接连接，以提高信号传输速度。
45.在一些实施例中，如图1所示，存储器封装400还包括覆盖基板418的上表面418t的模塑料412，模塑料412封装存储器晶粒402、403、404和405以及接合引线416，417、418和419。模塑料412的上表面可以用作存储器封装400的上表面400t。在一些实施例中，模塑料312a和412可以包括相同或相似的材料和制造工艺形成。
46.在一些实施例中，模塑料412的侧表面(未示出)分别与基板418的侧表面(未示出)对齐。因此，模塑料412的侧表面和基板的侧表面418也可以用作存储器封装400的侧表面425。在一些实施例中，存储器封装400在如图1所示的剖视图中具有侧表面425之间的横向尺寸d4。在一些实施例中，横向根据设计要求，尺寸d4小于或等于基板200的横向尺寸d2。在一些实施例中，根据设计需求，横向尺寸d4不同于(例如小于)或等于扇出封装300a的横向尺寸d3。
47.在一些实施例中，存储器封装400的存储器晶粒402、403、404和405使用基板418、导电结构442、tv互连314和rdl结构316(并且不使用基板200)电连接到扇出封装300a的逻辑晶粒302。在一些其他实施例中，存储器晶粒402、403、404和405使用基板418、导电结构442、tv互连314以及rdl结构316和基板200电连接到逻辑晶粒302。此外，存储器封装400可以使用扇出封装300a的逻辑晶粒302电连接到基板200。详细地，存储器封装400的存储器晶粒402、403、404和405使用基板418、导电结构442、tv互连314和rdl结构316电连接到扇出封装300a的逻辑晶粒302，并且逻辑晶粒302使用rdl结构316和导电结构321和322电连接到基板200。
48.图2是根据本发明的一些实施例的半导体封装组件的剖视图。下文中的实施例的元件与先前参考图1描述的元件相同或相似，为简洁起见不再重复。如图2所示，半导体封装组件500a与半导体封装组件500b的不同之处在于，半导体封装组件500b包括具有多个逻辑晶粒的扇出封装300b，例如，扇出封装300b具有两个逻辑晶粒302-1和302-2。本发明实施例中可以提高设计弹性和灵活性，以满足不同的设计场景和需求。逻辑晶粒302-1和302-2设置在rdl结构316的上表面316t上并且被tv互连314包围。此外，逻辑晶粒302-2设置在逻辑晶粒302-1旁边。逻辑晶粒302-1和302-2的后表面302-1b和302-2b从扇出封装300b的上表
面300bt暴露出来。在一些实施例中，逻辑晶粒302-1使用rdl结构316的通孔318和导电迹线320电连接到逻辑晶粒302-2。逻辑晶粒302-1和302-2使用rdl结构316的通孔318和导电迹线320电连接到tv互连314。此外，本发明实施例中具有多个逻辑晶粒的方案也可以应用到本发明其他的实施例中；逻辑晶粒或其他部件(例如存储器晶粒、导电结构、tv互连等等)的数量均可以根据需求自由设计，本发明并不限制。
49.图3-10是根据本发明的一些实施例的半导体封装组件500c-500j的剖视图，示出了模塑料312b-312e和/或底部填料(底部填充材料)460a和460b的布置。下文中的实施例的元件与先前参考图1和图2所描述的相同或相似，为了简洁不再重复。本发明中，图1-21所示的实施例中，不同的实施例的方案均可以结合使用，例如模塑料的设置、模塑料的设置位置、底部填料的设置、底部填料的设置位置等等。
50.如图3所示，半导体封装组件500a与半导体封装组件500c的不同之处在于，半导体封装组件500c还包括模塑料312b，模塑料312b填充扇出封装300a和基板200之间的间隙350(图1)并且围绕导电结构321和322。此外，模塑料312b围绕扇出封装300a。模塑料312b可以保护扇出封装300a等结构，并保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，模塑料312b的上表面(未示出)可以与扇出封装300a的上表面300at齐平。模塑料312b的侧表面(未示出)可以与基板200的侧表面225齐平。模塑料312b可以在将扇出封装300a安装在基板200上之后形成。模塑料312b可以帮助降低从扇出封装300a到基板200的热阻。在一些实施例中，模塑料312a、312b和412可以包括相同或相似的材料和制造工艺。此外，需要注意的是，本发明实施例中，扇出封装300a的尺寸仍然是d3(如图1所示)。模塑料312b不属于扇出封装300a，而是其后形成的结构。因此，本发明实施例中，类似于图1的实施例，扇出封装300a的尺寸d3也是小于(或等于)基板200的尺寸d2。
51.如图4所示，半导体封装组件500a与半导体封装组件500d的不同之处在于，半导体封装组件500d还包括模塑料312c，模塑料312c填充扇出封装300a与基板200之间的间隙350(图1)和扇出封装300a与存储器封装400之间的间隙450(图1)。模塑料312c围绕导电结构321、322和442。模塑料312c可以保护扇出封装300a和存储器封装400等结构，并保持半导体封装组件的结构稳定性和可靠性。此外，模塑料312c围绕扇出封装300a和存储器封装400。在一些实施例中，模塑料312c的上表面(未示出)可以与存储器封装400的上表面400t齐平。模塑料的侧表面(未示出)312c可以与基板200的侧表面225齐平。模塑料312c可以在将扇出封装300a安装在基板200上之后以及在将存储器封装400安装在扇出封装300a上之后形成。模塑料312c可以帮助散发从逻辑晶粒302产生的热量并且降低从扇出封装300a到存储器封装400的热阻以及从扇出封装300a到基板200的热阻。在一些实施例中，模塑料312a、312b、312c和412可以包括相同或相似的材料和制造工艺。此外，需要注意的是，本发明实施例中，扇出封装300a的尺寸仍然是d3(如图1所示)。模塑料312c不属于扇出封装300a，而是其后形成的结构。因此，本发明实施例中，类似于图1的实施例，扇出封装300a的尺寸d3也是小于(或等于)基板200的尺寸d2。
52.如图5所示，半导体封装组件500c与半导体封装组件500e的不同之处在于，半导体封装组件500e还包括底部填料460a，底部填料460a填充扇出封装300a与存储器封装400之间的间隙450，并且围绕导电结构442。底部填料460a可以保护导电结构442等，并提高扇出封装300a和存储器封装400的连接可靠性和稳定性，保证半导体封装组件的结构稳定。模塑
料312b可以保护扇出封装300a等结构，并保持半导体封装组件的结构稳定性和可靠性。底部填料460a覆盖并接触逻辑晶粒302的后表面302b和扇出封装300a的上表面300at。在一些实施例中，底部填料460a的侧表面(未示出)可以与存储器封装400的侧表面425齐平。底部填料460a可以帮助散发从逻辑晶粒302产生的热量并降低从扇出封装300a到存储器封装400的热阻。在一些实施例中，底部填料460a包括毛细管底部填料(capillary underfill，cuf)、模制底部填料(molded underfill，muf)或其组合。此外，需要注意的是，本发明实施例中，扇出封装300a的尺寸仍然是d3(如图1所示)。模塑料312b不属于扇出封装300a，而是其后形成的结构。因此，本发明实施例中，类似于图1的实施例，扇出封装300a的尺寸d3也是小于(或等于)基板200的尺寸d2。
53.如图6所示，半导体封装组件500a与半导体封装组件500e的不同之处在于，半导体封装组件500e还包括底部填料460b和模塑料312d。底部填料460b填充扇出封装300a和基板200之间的间隙350(图1)并且围绕导电结构321和322。底部填料460b覆盖底表面316b。模塑料312d设置在基板200的上表面200t上，并包围(围绕)扇出封装300a和底部填料460b。底部填料460b可以保护导电结构321和322等，并且提高扇出封装300a和基板200的连接可靠性和稳定性，保证半导体封装组件的结构稳定。模塑料312d可以保护扇出封装300a等结构，并保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，模塑料312d的上表面(未示出)可以与扇出封装300a的上表面300at齐平。模塑料312d的侧表面(未示出)与基板200的侧表面225齐平。底部填料460b的侧表面(未示出)可以与扇出封装300a的侧表面325齐平。底部填料460b可以在将扇出封装300a安装在基板200上之后形成。模塑料312d可以在将底部填料460b引入扇出封装300a和基板200之间的间隙350(图1)之后形成。底部填料460b和模塑料312d可以帮助消散从逻辑晶粒302产生的热量并降低从扇出封装300a到存储器封装400的热阻。在一些实施例中，模塑料312a、312b、312c、312d和412可以包括相同或相似的材料和制造工艺。在一些实施例中，底部填料460a和460b可以包括相同或相似的材料和制造工艺。此外，需要注意的是，本发明实施例中，扇出封装300a的尺寸仍然是d3(如图1所示)。模塑料312d不属于扇出封装300a，而是其后形成的结构。因此，本发明实施例中，类似于图1的实施例，扇出封装300a的尺寸d3也是小于(或等于)基板200的尺寸d2。
54.如图7所示，半导体封装组件500f与半导体封装组件500g的不同之处在于，半导体封装组件500g还包括模塑料312e，模塑料312e填充扇出封装300a和基板200之间的间隙350(图1)。模塑料312e围绕导电结构442。此外，模塑料312e围绕扇出封装300a和存储器封装400。模塑料312e可以保护扇出封装300a和存储器封装400等结构，并保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，模塑料312e的上表面(未示出)可以与存储器封装400的上表面400t齐平。模塑料312e的侧表面(未示出)可以与基板200的侧表面225齐平。模塑料312e可以在将扇出封装300a安装在基板200上之后以及在将存储器封装400安装在扇出封装300a上之后形成。此外，模塑料312e可以在将底部填料460b引入扇出封装300a和基板200之间的间隙350(图1)之后形成。模塑料312e可以帮助散发从逻辑晶粒302产生的热量并且降低从扇出封装300a到存储器封装400的热阻以及从扇出封装300a到基板200的热阻。在一些实施例中，模塑料312a、312b、312c、312d、312e和412可以包括相同或相似的材料和制造工艺。此外，需要注意的是，本发明实施例中，扇出封装300a的尺寸仍然是d3(如图1所示)。模塑料312e不属于扇出封装300a，而是其后形成的结构。因此，本发明实施例中，类
似于图1的实施例，扇出封装300a的尺寸d3也是小于(或等于)基板200的尺寸d2。
55.如图8所示，半导体封装组件500h与半导体封装组件500a的不同之处在于，半导体封装组件500h还包括底部填料460a和460b。底部填料460a填充扇出封装300a和存储器封装400之间的间隙450(图1)并围绕导电结构442。底部填料460a覆盖逻辑晶粒302的后表面302b和扇出封装300a的顶表面300at。底部填料460b填充扇出封装300a和基板200之间的间隙350(图1)并且围绕导电结构321和322。底部填料460b覆盖rdl结构316的底表面316b和rdl结构316的上表面200t。底部填料460a和底部填料460b可以帮助扇出封装300a和存储器封装400，扇出封装300a和基板200之间连接，保持连接的稳定性和可靠性，从而保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，底部填料460a的侧表面(未示出)可以与存储器封装400的侧表面425齐平。底部填料460b的侧表面(未示出)可以与扇出封装300a的侧表面325齐平。底部填料460b可以在将扇出封装300a安装在基板200上之后形成。底部填料460a可以在将存储器封装400安装在扇出封装300a上之后形成。底部填料460a和460b可以帮助降低从扇出封装300a到存储器封装400的热阻以及从扇出封装300a到存储器封装400的热阻。
56.如图9所示，半导体封装组件500h与半导体封装组件500i的不同之处在于，半导体封装组件500i还包括模塑料312d，模塑料312d围绕扇出封装300a和底部填料460b。模塑料312d可以保护扇出封装300a等结构，并保持半导体封装组件的结构稳定性和可靠性。此外，需要注意的是，本发明实施例中，扇出封装300a的尺寸仍然是d3(如图1所示)。模塑料312d不属于扇出封装300a，而是其后形成的结构。因此，本发明实施例中，类似于图1的实施例，扇出封装300a的尺寸d3也是小于(或等于)基板200的尺寸d2。
57.如图10所示，半导体封装组件500i与半导体封装组件500j的不同之处在于，半导体封装组件500j还包括模塑料312f，模塑料312f设置在基板200上并围绕扇出封装300a，以及围绕存储器封装400。模塑料312f可以保护扇出封装300a和存储器封装400等结构，并保持半导体封装组件的结构稳定性和可靠性。模塑料312f可以进一步帮助降低从扇出封装300a到存储器封装400的热阻以及从扇出封装300a到存储器封装400的热阻。在一些实施例中，模塑料312a、312b、312c、312d、312e、312f和412可以包括相同或相似的材料和制造工艺。此外，需要注意的是，本发明实施例中，扇出封装300a的尺寸仍然是d3(如图1所示)。模塑料312f不属于扇出封装300a，而是其后形成的结构。因此，本发明实施例中，类似于图1的实施例，扇出封装300a的尺寸d3也是小于(或等于)基板200的尺寸d2。
58.图11是根据本发明的一些实施例的半导体封装组件500k的剖视图。下文中的实施例的元件与先前参考图1-10所描述的相同或相似，为了简洁不再重复。如图11所示，半导体封装组件500a与半导体封装组件500k的不同之处在于，半导体封装组件500k包括扇出封装300c。扇出封装300c还包括设置在逻辑晶粒302和tv互连314上并且与rdl结构316相对的重分布层(rdl)结构366。rdl结构366具有上表面(未示出)和底表面366b。rdl结构366的上表面可以用作扇出封装300c的上表面300bt。底表面316b与模塑料312a接触。rdl结构366与扇出封装300c的tv互连314和存储器封装400的导电结构442电连接并接触。rdl结构316和rdl结构366分别与逻辑晶粒302的前表面302f和后表面302b接触。此外，rdl结构316和rdl结构366分别与tv互连314的相对的端部(相对端)接触。换句话说，逻辑晶粒302和tv互连314夹在rdl结构316和rdl结构366之间。
59.在一些实施例中，rdl结构366包括设置在一个或多个介电层367中的一个或多个导电迹线370和一个或多个通孔368。使用rdl结构366的通孔368和导电迹线370，将存储器封装400的导电结构442电连接到tv互连314的扇出封装300c的数量。应该注意的是，图11中所示的通孔368的数量、导电迹线370的数量和介电层367的数量仅为示例，并非对本发明的限制。
60.在一些实施例中，布置在逻辑晶粒302的后表面302b上的rdl结构366为扇出封装300c的tv互连314和存储器封装400的不同位置和/或间距的导电结构442提供了灵活的布线设计。在本实施例中，不需要将导电结构442设置在对应的tv互连314的正上方。导电结构442的第二间距p2可以不同于(小于或大于)或等于tv互连314的第一间距p1。在一些实施例中，rdl结构366的厚度t366小于基板200的厚度t200。此外，制造扇出封装300c时没有提供用于与存储器封装400的电连接的厚的中介层。因此，半导体封装组件500k的高度可进一步减薄。从扇出封装300c到存储器封装400的热阻可以进一步降低。本发明实施例中，与图1的实施例相比，额外设置了位于逻辑晶粒302另一面(或另一侧)的rdl结构366，从而提高了布线的灵活性和导电结构442设置的灵活性。此外，本发明实施例中设置的rdl结构366不同于先前技术中设置的厚的中介层(interposer)等结构(这些是在封装工艺中形成的，因此厚度较厚)，rdl结构366是与逻辑晶粒302同样在晶圆工艺中制造的，因此逻辑晶粒302可以通过rdl结构366中的布线结构或导电结构等电连接到存储器封装400，由于rdl结构366是在与逻辑晶粒302相同的晶圆工艺(在晶圆工厂制造，不同于基板200的封装工厂的工艺)中制造形成的，因此rdl结构366的线宽/间距可以与逻辑晶粒302中的相同或接近，例如在上述示例中rdl结构316的线宽/间距也可以是2um/2um。这样逻辑晶粒302可以经由与它相同或接近的布线进行电连接，布线更加方便合理，电性能更加优越。并且rdl结构366与通孔(tv)互连314(在晶圆工艺中形成)的连接和布线设置也更加方便，并且可以更多数量的通孔(tv)互连314，从而满足更大量的数据传输需求。本发明实施例中，可以将扇出封装300c(包括逻辑晶粒302、rdl结构316、rdl结构366等)称为一体结构，一体结构可以包括逻辑晶粒302、rdl结构316、rdl结构366，一体结构可以代表逻辑晶粒302、rdl结构316和rdl结构366等是同在晶圆工艺中形成。
61.图12是根据本发明的一些实施例的半导体封装组件500l的剖视图。下文中的实施例的元件与先前参考图1-11所描述的相同或相似，为了简洁不再重复。
62.如图12所示，半导体封装组件500k与半导体封装组件500l的不同之处在于，半导体封装组件500l包括具有多个逻辑晶粒的扇出封装300d，例如，扇出封装300d包括两个逻辑晶粒302-1和302-2。本发明实施例中可以提高设计弹性和灵活性，以满足不同的设计场景和需求。逻辑晶粒302-1和302-2的后表面302-1b和302-2b被rdl结构366覆盖。rdl结构366的上表面可以作为扇出封装300d的上表面300dt。
63.图13-20是根据本发明的一些实施例的半导体封装组件500m-500u的剖视图，示出了模塑料312b-312e和/或底部填料460a和460b的布置。下文中的实施例的元件与先前参考图1-12所描述的相同或相似，为了简洁不再重复。
64.如图13所示，半导体封装组件500k与半导体封装组件500m的不同之处在于，半导体封装组件500m还包括模塑料312b，模塑料312b填充扇出封装300c和基板200之间的间隙350(图11)，并围绕导电结构321和322。此外，模塑料312b环绕扇出封装300c。模塑料312b可
以保护扇出封装300c等结构，并保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，模塑料312b的上表面(未示出)可以与扇出封装300c的上表面300ct齐平。模塑料312b的侧表面(未示出)可以与基板200的侧表面225齐平。模塑料312b可以在将扇出封装300c安装在基板200上之后形成。模塑料312b可以帮助降低从扇出封装300c到基板200的热阻。此外，需要注意的是，本发明实施例中，类似于图1的实施例，扇出封装300c的尺寸也是小于(或等于)基板200的尺寸。
65.如图14所示，半导体封装组件500k与半导体封装组件500n的不同之处在于，半导体封装组件500n还包括模塑料312c，模塑料312c填充扇出封装300c和基板200之间的间隙350(图11)以及扇出封装300c和存储器封装400之间的间隙450(图11)。模塑料312c围绕导电结构321、322和442。此外，模塑料312c围绕扇出封装300c和存储器封装400。模塑料312c可以保护扇出封装300c和存储器封装400等结构，并保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，模塑料312c的上表面(未示出)可以与存储器封装400的上表面400t齐平。模塑料的侧表面(未示出)312c可以与基板200的侧表面225齐平。模塑料312c可以在将扇出封装300c安装在基板200上之后以及在将存储器封装400安装在扇出封装300c上之后形成。模塑料312c可以帮助散发从逻辑晶粒302产生的热量并降低从扇出封装300c到存储器封装400的热阻以及从扇出封装300c到基板200的热阻。此外，需要注意的是，本发明实施例中，类似于图1的实施例，扇出封装300c的尺寸也是小于(或等于)基板200的尺寸。
66.如图15所示，半导体封装组件500m与半导体封装组件500p的不同之处在于，半导体封装组件500p还包括底部填料460a，底部填料460a填充扇出封装300c与存储器封装400之间的间隙450。底部填料460a围绕导电结构442。底部填料460a覆盖rdl结构366和扇出封装300c的上表面300ct。底部填料460a可以保护导电结构442等，并提高扇出封装300c和存储器封装400的连接可靠性和稳定性，保证半导体封装组件的结构稳定。模塑料312b可以保护扇出封装300a等结构，并保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，底部填料460a的侧表面(未示出)可以与存储器封装400的侧表面425齐平。底部填料460a可以帮助散发从逻辑晶粒302产生的热并降低从扇出封装300c到存储器封装400的热阻。此外，需要注意的是，本发明实施例中，类似于图1的实施例，扇出封装300c的尺寸也是小于(或等于)基板200的尺寸。
67.如图16所示，半导体封装组件500k与半导体封装组件500q的不同之处在于，半导体封装组件500q还包括底部填料460b和模塑料312d。底部填料460b填充扇出封装300c和基板200之间的间隙350(图11)并围绕导电结构321和322。底部填料460b覆盖rdl结构316的底表面316b和基板200的上表面200t。模塑料312d配置于基板200的上表面200t，并围绕扇出封装300c与底部填料460b。底部填料460b可以保护导电结构321和322等，并且提高扇出封装300c和基板200的连接可靠性和稳定性，保证半导体封装组件的结构稳定。模塑料312d可以保护扇出封装300a等结构，并保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，模塑料312d的上表面(未示出)可以与扇出封装300c的上表面300ct齐平。模塑料312d的侧表面(未示出)与基板200的侧表面225齐平。底部填料460b的侧表面(未示出)可以与扇出封装300c的侧表面325齐平。底部填料460b可以在将扇出封装300c安装在基板200上之后形成。模塑料312d可以在将底部填料460b引入扇出封装300c和基板200之间的间隙350(图1)之后形成。底部填料460b和模塑料312d可以帮助散发从逻辑晶粒302产生的热量并降低
从扇出封装300c到存储器封装400的热阻。此外，需要注意的是，本发明实施例中，类似于图1的实施例，扇出封装300c的尺寸也是小于(或等于)基板200的尺寸。
68.如图17所示，半导体封装组件500q与半导体封装组件500r的不同之处在于，半导体封装组件500r还包括模塑料312e，模塑料312e填充扇出封装300c和基板200之间的间隙350(图11)。模塑料312e围绕导电结构442。此外，模塑料312e围绕扇出封装300c和存储器封装400。模塑料312e可以保护扇出封装300c和存储器封装400等结构，并保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，模塑料的上表面(未示出)化合物312e可以与存储器封装400的上表面400t齐平。模塑料312e的侧表面(未示出)可以与基板200的侧表面225齐平。模塑料312e可以在将扇出封装300c安装在基板200上之后以及在将存储器封装400安装在扇出封装300c上之后形成。此外，模塑料312e可以在将底部填料460b引入扇出封装300c和基板200之间的间隙350(图1)之后形成。模塑料312e可以帮助散发从逻辑晶粒302产生的热量并降低从扇出封装300c到存储器封装400的热阻以及从扇出封装300c到基板200的热阻。此外，需要注意的是，本发明实施例中，类似于图1的实施例，扇出封装300c的尺寸也是小于(或等于)基板200的尺寸。
69.如图18所示，半导体封装组件500k与半导体封装组件500s的不同之处在于，半导体封装组件500s还包括底部填料460a和460b。底部填料460a填充扇出封装300c和存储器封装400之间的间隙450(图11)并围绕导电结构442。底部填料460a覆盖rdl结构366和扇出封装300c的上表面300ct。底部填料460b填充扇出封装300c和基板200之间的间隙350(图1)并围绕导电结构321和322。底部填料460b覆盖rdl结构316的底表面316b和rdl结构316的上表面200t。底部填料460a和底部填料460b可以帮助扇出封装300c和存储器封装400，扇出封装300c和基板200之间连接，保持连接的稳定性和可靠性，从而保持半导体封装组件的结构稳定性和可靠性。在一些实施例中，底部填料460a的侧表面(未示出)可以与存储器封装400的侧表面425齐平。底部填料460b的侧表面(未示出)可以与扇出封装300c的侧表面325齐平。底部填料460b可以在将扇出封装300c安装在基板200上之后形成。底部填料460a可以在将存储器封装400安装在扇出封装300c上之后形成。底部填料460a可以帮助降低从扇出封装300c到存储器封装400的热阻以及从扇出封装300c到存储器封装400的热阻。此外，需要注意的是，本发明实施例中，类似于图1的实施例，扇出封装300c的尺寸也是小于(或等于)基板200的尺寸。
70.如图19所示，半导体封装组件500s与半导体封装组件500t的不同之处在于，半导体封装组件500t还包括模塑料312d，模塑料312d围绕扇出封装300c和底部填料460b。模塑料312d可以保护扇出封装300c等结构，并保持半导体封装组件的结构稳定性和可靠性。此外，需要注意的是，本发明实施例中，类似于图1的实施例，扇出封装300c的尺寸也是小于(或等于)基板200的尺寸。
71.如图20所示，半导体封装组件500t与半导体封装组件500u的不同之处在于，半导体封装组件500u还包括模塑料312f，模塑料312f设置在基板200上并围绕扇出封装300c和存储器封装400。模塑料312f可以进一步帮助降低从扇出封装300c到存储器封装400的热阻以及从扇出封装300c到存储器封装400的热阻。模塑料312f可以保护扇出封装300c和存储器封装400等结构，并保持半导体封装组件的结构稳定性和可靠性。此外，需要注意的是，本发明实施例中，类似于图1的实施例，扇出封装300c的尺寸也是小于(或等于)基板200的尺
寸。
72.由于根据设计需求，扇出封装300b的横向尺寸d3可以小于基板200的横向尺寸d2。因此基板200可为安装在其上的电子元件提供附加区域，从而提高设计弹性和设计灵活性。图21是根据本发明的一些实施例的半导体封装组件500w的剖视图。下文中的实施例的元件与先前参考图11-20所描述的相同或相似，为了简洁不再重复。如图21所示，半导体封装组件500q与半导体封装组件500w的不同之处在于，半导体封装组件500w还包括第一电子元件380，第一电子元件380安装在基板200的上表面200t上，并位于扇出封装300b的旁边。第一电子元件380可以通过倒装芯片技术制造。第一电子元件380的焊盘382使用导电结构384电连接到基板200。在一些实施例中，第一电子元件380使用基板200电连接到扇出封装300b。在一些实施例中，半导体封装组件500w还包括填充第一电子元件380和基板200之间的间隙(未示出)并围绕导电结构384的底部填料460c。在一些实施例中，底部填料460a、460b和460c可以包括相同或相似的材料和制造工艺。
73.在一些实施例中，半导体封装组件500w还可以包括堆叠在第一电子元件380上的第二电子元件390。第二电子元件390可以使用粘合层388或其他附着(附接)层安装在第一电子元件380上；或者，第二电子元件390可以直接安装在第二电子元件390上。第二电子元件390的焊盘392可以使用接合引线394电连接到基板200。在一些实施例中，第二电子元件390使用基板200电连接到扇出封装300b。在一些实施例中，第一电子元件380和第二电子元件390包括整合无源器件(integrated passive device，ipd)，其包括电容器、电感器、电阻器或它们的组合。在一些实施例中，第一电子元件380和第二电子元件390包括dram晶粒、调制解调器芯片、半导体晶粒、半导体芯片、半导体装置等等主动器件(或装置)。
74.如图21所示，半导体封装组件500w还包括设置在基板200的上表面200t上并与之接触的模塑料312g。模塑料312g围绕扇出封装300b、第一电子元件380和第二电子元件390。在一些实施例中，模塑料312g可以围绕存储器封装400的导电结构442。模塑料312g的侧表面(未示出)可以分别与基板200的侧表面225对准。可以在基板200上设置扇出封装300b、第一电子元件380和第二电子元件390之后形成模塑料312g。此外，可以在形成底部填料460b和460c之后形成模塑料312g。模塑料312g可以保护扇出封装300b、第一电子元件380和第二电子元件390等，并且保证半导体封装组件的结构稳定性和可靠性。在一些实施例中，模塑料312a-312g和412可以包括相同或相似的材料和制造工艺。
75.本发明实施例提供了一种半导体封装组件。半导体封装组件包括扇出封装、堆叠在扇出封装上的存储器封装以及提供用于扇出封装堆叠在其上的基板。扇出封装包括具有裸露后表面的逻辑晶粒，从而提供额外的散热路径以将热量从逻辑晶粒直接散发到外部环境。扇出封装包括形成在逻辑晶粒的前表面上并且具有小于基板厚度的厚度的前侧(或正表面、前表面)rdl结构。与传统的层叠封装(pop)封装组件直接连接逻辑芯片和厚基板相比，扇出封装使用薄的正面rdl结构直接连接到逻辑芯片以进行重新布线。因此，可以显着降低超低k(elk)应力。可以改善逻辑晶粒和基板之间的cte(热膨胀系数)失配问题。由于正面rdl结构具有更薄的厚度和更精细的布线，半导体封装组件可以具有改善的电气性能。此外，存储器封装可以电连接到扇出封装的逻辑晶粒和正面rdl结构而不使用基板。存储器封装可以使用逻辑晶粒电连接到基板。在一些实施例中，扇出封装包括作为到存储器封装的垂直电连接而提供的tv互连。随着扇出技术的发展，tv互连的间距可以进一步减小。在一些
实施例中，tv互连的间距可以小于或等于存储器封装的导电结构的间距。在一些实施例中，扇出封装进一步包括设置在逻辑晶粒的后表面上的后侧(或背面、背侧)rdl结构，为不同位置和/或间距的扇出封装的tv互连和存储器封装的导电结构提供灵活的布线设计。存储器封装的导电结构不需要直接设置在对应的tv互连之上。因此，扇出封装在没有提供用于与存储器封装的电连接的厚的中介层的情况下制造。半导体封装组件的高度可进一步减薄。并且从扇出封装到存储器封装的热阻可以进一步降低。在一些实施例中，取决于设计要求，基板的横向尺寸和扇出封装的横向尺寸都是可变的。该半导体封装组件可以达到降低制造成本和提高电性能的目的。在一些实施例中，额外的模塑料和底部填料填充扇出封装和基板之间的间隙以及扇出封装和存储器封装之间的间隙和/或围绕扇出封装和存储器封装。额外的模塑料和底部填料可有助于降低从扇出封装到存储器封装的热阻以及从扇出封装到基板的热阻。本发明实施例中，层叠封装(pop)也可以称为封装上封装，或堆叠封装，或叠层封装等。
76.本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该设备和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

技术特征：
1.一种半导体封装组件，其特征在于，包括：扇出封装，包括：第一重分布层(rdl)结构，具有上表面和底表面；第一逻辑晶粒，该第一逻辑晶粒上具有第一焊盘，其中该第一焊盘与该第一rdl结构的该上表面接触；通过围绕该第一逻辑晶粒并电连接到该第一rdl结构的通孔(tv)互连；以及第一导电结构，与该第一rdl结构的该底表面接触；存储器封装，堆叠在该扇出封装上，该存储器封装包括：具有上表面和底表面的第一基板；安装在该第一基板的该上表面上的存储器晶粒；以及在该第一基板的该底表面上的第二导电结构，其中该存储器晶粒使该用第二导电结构、该tv互连和该第一rdl结构电连接到该第一逻辑晶粒；以及第二基板，该第二基板上提供用于该扇出封装堆叠，其中该第二基板使用该第一导电结构电连接到该第一逻辑晶粒。2.如权利要求1所述的半导体封装组件，其特征在于，该存储器晶粒使用该第二导电结构、该tv互连、该第一逻辑晶粒、该第一rdl结构和该第一导电结构电连接到该第二基板。3.如权利要求1所述的半导体封装组件，其特征在于，该第二导电结构分别设置在对应的tv互连的正上方。4.如权利要求1所述的半导体封装组件，其特征在于，该第一逻辑晶粒具有前表面与后表面，该第一焊盘靠近该第一逻辑晶粒的该前表面，并且该第一逻辑晶粒的该后表面从该扇出封装的该上表面暴露。5.如权利要求1所述的半导体封装组件，其特征在于，该存储器晶粒使用接合引线电连接到该第一基板。6.如权利要求1所述的半导体封装组件，其特征在于，该扇出封装包括：第一模塑料，围绕该第一逻辑晶粒，与该第一rdl结构的该上表面接触，其中该tv互连穿过该第一模塑料。7.如权利要求1所述的半导体封装组件，其特征在于，该第一rdl结构的第一厚度小于该第二基板的第二厚度。8.如权利要求1所述的半导体封装组件，其特征在于，截面图中，该扇出封装的第一横向尺寸小于该第二基板的第二横向尺寸。9.如权利要求1所述的半导体封装组件，其特征在于，该扇出封装包括：第二逻辑晶粒，设置在该第一rdl结构的该上表面上并且在该第一逻辑晶粒旁边。10.如权利要求9所述的半导体封装组件，其特征在于，该第二逻辑晶粒使用该第一rdl结构电连接到该第一逻辑晶粒。11.如权利要求1所述的半导体封装组件，其特征在于，该扇出封装包括：第二重分布层(rdl)结构，设置在该第一逻辑晶粒和该tv互连上并且与该第一rdl结构相对，其中该第二rdl结构电连接到该tv互连。12.如权利要求1所述的半导体封装组件，其特征在于，还包括：第二模塑料，填充该扇出封装和该第二基板之间的间隙并围绕该第一导电结构。13.如权利要求1所述的半导体封装组件，其特征在于，还包括：第三模塑料，填充该扇出封装和该存储器封装之间的间隙并围绕该第二导电结构。14.如权利要求1所述的半导体封装组件，其特征在于，还包括：
第四模塑料，设置在该第二基板上并围绕该扇出封装。15.如权利要求1所述的半导体封装组件，其特征在于，还包括：第一底部填料，填充该扇出封装和该第二基板之间的间隙并包围该第一导电结构。16.如权利要求1所述的半导体封装组件，其特征在于，还包括：第二底部填料，填充该扇出封装和该存储器封装之间的间隙并包围该第二导电结构。17.如权利要求1所述的半导体封装组件，其特征在于，还包括：第一电子元件，安装在该第二基板上并在该扇出封装旁边，其中该第一电子元件使用该第二基板电连接到该扇出封装。18.如权利要求17所述的半导体封装组件，其特征在于，还包括：第二电子元件，堆叠在该第一电子元件上，其中该第二电子元件使用该第二基板电连接到该扇出封装。19.一种半导体封装组件，其特征在于，包括：扇出封装，包括：第一重分布层(rdl)结构，具有上表面和底表面；第一逻辑晶粒，具有靠近该第一rdl结构的该上表面并电连接到该第一rdl结构的第一焊盘；通过围绕该第一逻辑晶粒并使用该第一rdl结构电连接到该第一逻辑晶粒的通孔(tv)互连，其中该tv互连以第一间距排列；以及在该第一rdl结构的该底表面上的第一导电结构；存储器封装，堆叠在该扇出封装上，包括：具有上表面和底表面的第一基板；安装在该第一基板的该上表面上的存储器晶粒；以及第二导电结构，位于该第一基板的该底表面上，以小于或等于第一间距的第二间距排列；以及第二基板，堆叠在该扇出封装上并与该存储器封装相对，其中该第二基板使用该第一逻辑晶粒电连接到该存储器封装。20.如权利要求19所述的半导体封装组件，其特征在于，该存储器晶粒使用该第二导电结构、该tv互连和该第一rdl结构电连接到该第一逻辑晶粒。21.如权利要求19所述的半导体封装组件，其特征在于，该第一逻辑晶粒具有远离该第一rdl结构的后表面及前表面，且该第一逻辑晶粒的后表面暴露于该扇出封装的该上表面。22.如权利要求21所述的半导体封装组件，其特征在于，该tv互连的相对的端部与该第一逻辑晶粒的该前表面和该后表面对齐。23.如权利要求22所述的半导体封装组件，其特征在于，该扇出封装包括：第一模塑料，设置在该第一rdl结构的该上表面上并围绕该第一逻辑晶粒和该tv互连，其中该第一逻辑晶粒的该后表面从该模塑料暴露。24.如权利要求19所述的半导体封装组件，其特征在于，该扇出封装包括：第二逻辑晶粒，设置在该第一rdl结构的该上表面上并且在该第一逻辑晶粒和该tv互连之间，其中该第二逻辑晶粒使用该第一rdl结构电连接到该第一逻辑晶粒。25.如权利要求19所述的半导体封装组件，其特征在于，该扇出封装包括：在该第二导电结构和该第一逻辑晶粒之间的第二重分布层(rdl)结构，其中该第二rdl结构电连接到该tv互连。26.如权利要求19所述的半导体封装组件，其特征在于，还包括：第二模塑料，填充该扇出封装和该第二基板之间的间隙并围绕该第一导电结构。27.如权利要求19所述的半导体封装组件，其特征在于，还包括：第三模塑料，填充扇出封装和存储器封装之间的间隙并围绕第二导电结构。
28.如权利要求19所述的半导体封装组件，其特征在于，还包括：第四模塑料，设置在该第二基板上并围绕该扇出封装。29.如权利要求19所述的半导体封装组件，其特征在于，还包括：第一底部填料，填充该扇出封装和该第二基板之间的间隙并包围该第一导电结构。30.如权利要求19所述的半导体封装组件，其特征在于，还包括：第二底部填料，填充该扇出封装和该存储器封装之间的间隙并包围该第二导电结构。31.如权利要求19所述的半导体封装组件，其特征在于，还包括：第一电子元件，安装在该第二基板上并位于该扇出封装旁边，其中该第一电子元件通过该第二基板电连接到该扇出封装。32.一种半导体封装组件，其特征在于，包括：扇出封装，包括：第一重分布层(rdl)结构，具有上表面和底表面；第一逻辑晶粒，具有靠近该第一rdl结构的该上表面并电连接到该第一rdl结构的第一焊盘；通孔(tv)互连，围绕该第一逻辑晶粒并使用该第一rdl结构电连接到第一逻辑晶粒；以及在该第一rdl结构的该底表面上的第一导电结构；存储器封装，堆叠在该扇出封装上，包括：具有上表面和底表面的第一基板；安装在该第一基板的上表面上的存储器晶粒；以及在该第一基板的该底表面上的第二导电结构，其中该存储器晶粒使用该第一rdl结构电连接到该第一逻辑晶粒；以及第二基板，堆叠在该扇出封装上并与该存储器封装相对，其中该第二基板使用该扇出封装电连接到该存储器封装，其中，在截面图中，该扇出封装的第一横向尺寸小于或等于该第二基板的第二尺寸。33.如权利要求32所述的半导体封装组件，其特征在于，使用该第一逻辑晶粒和该第一rdl结构将该存储器晶粒电连接到第二基板。34.如权利要求32所述的半导体封装组件，其特征在于，该第一逻辑晶粒具有远离该第一rdl结构并暴露于该扇出封装的上表面的后表面，其中该tv互连的相对的端部与该第一逻辑晶粒的前表面和该后表面对齐。35.如权利要求34所述的半导体封装组件，其特征在于，该扇出封装包括：第一模塑料，与该第一rdl结构的该上表面接触并围绕该第一逻辑晶粒和该tv互连，其中该第一逻辑晶粒的该后表面从该模塑料暴露。36.如权利要求32所述的半导体封装组件，其特征在于，该扇出封装包括：第二逻辑晶粒，设置在该第一rdl结构的该上表面上并且在该第一逻辑晶粒和该tv互连之间，其中该第二逻辑晶粒使用第该一rdl结构电连接到该第一逻辑晶粒。37.如权利要求32所述的半导体封装组件，其特征在于，该扇出封装包括：在该第二导电结构和该第一逻辑晶粒之间的第二重分布层(rdl)结构，其中该第二rdl结构电连接到该tv互连。38.如权利要求32所述的半导体封装组件，其特征在于，还包括：第二模塑，填充该扇出封装与该第二基板之间的第一间隙或该扇出封装与该存储器封装之间的第二间隙。39.如权利要求32所述的半导体封装组件，其特征在于，还包括：底部填料，填充该扇出封装与该第二基板之间的第一间隙或/和该扇出封装与该存储
器封装之间的第二间隙。40.如权利要求32所述的半导体封装组件，其特征在于，还包括：第一电子元件，安装在该第二基板上并位于该扇出封装旁边，其中该第一电子元件通过该第二基板电连接到该扇出封装。

技术总结
本发明公开一种半导体封装组件，包括：扇出封装，包括：第一重分布层(RDL)结构；第一逻辑晶粒；通孔(TV)互连；以及第一导电结构；存储器封装，该存储器封装包括：具有上表面和底表面的第一基板；安装在该第一基板的该上表面上的存储器晶粒；以及第二导电结构，其中该存储器晶粒使该用第二导电结构、该TV互连和该第一RDL结构电连接到该第一逻辑晶粒，其中该第二基板使用该第一导电结构电连接到该第一逻辑晶粒。这样第一逻辑晶粒可以经由与它更加接近的线宽/间距的布线进行电连接，布线间距和/或尺寸精细，布线更加方便合理，电性能更加优越；并且因此可以布置更多数量的布线，这样可以改进的热耗散以及并且降低封装高度。进的热耗散以及并且降低封装高度。进的热耗散以及并且降低封装高度。


技术研发人员：许仕逸 吴文洲
受保护的技术使用者：联发科技股份有限公司
技术研发日：2023.02.07
技术公布日：2023/8/9