通信方法及电路，芯片、通信模组及电子设备与流程

1.本技术涉及芯片领域，具体而言，涉及一种通信方法及电路，芯片、通信模组及电子设备。


背景技术：

2.芯片与外部设备通信时，芯片会产生时钟信号并发送至外部设备，外部设备会根据接收到的时钟信号产生数据，并将时钟信号和数据回传给芯片。然而，芯片和外部设备在进行时钟信号的传输时，传输过程中的各环节均可能产生延时，延时影响芯片进行数据传输时的时序准确性。
3.目前，通常会调整芯片时钟信号的延时，使得芯片能够正常接收数据。然而，一方面，芯片受芯片本身延时影响、传输过程时外接设备的延时的影响及二者之间进行时钟信号传输的延时等影响，另一方面，芯片的延时还受芯片中器件性能、所处环境等的影响，因此，调整时钟信号延时使芯片正常接收数据的方式难度较高。


技术实现要素：

4.有鉴于此，本技术旨在提供一种通信方法及电路，芯片、通信模组及电子设备，以降低芯片与外部设备进行通信时的延时调整难度。
5.第一方面，本技术提供一种通信方法，包括：获取预设时钟传输节点输出的第一时钟信号；所述预设时钟传输节点与时钟生成器之间的路径为芯片接收时钟信号的第一路径和所述芯片接收数据的第二路径之间的公共路径；所述时钟生成器用于生成时钟信号，所述时钟信号经所述预设时钟传输节点输出后为所述第一时钟信号；将所述第一时钟信号的延时调整为预设延时；调整后的所述第一时钟信号符合所述芯片接收数据的时序要求，所述预设延时基于所述第一路径和所述第二路径之间的非公共路径确定；调整后的所述第一时钟信号用于控制所述芯片进行数据接收。
6.本技术实施例中，利用预设时钟传输节点输出的第一时钟信号进行延时调整，而由于预设时钟传输节点与时钟生成器之间的路径为第一路径和第二路径之间的公共路径，在进行延时调整时，可以无需考虑公共路径的延时，减少调整延时所需考虑的因素，从而降低延时调整的难度。此外，延时与芯片的时钟频率相关，需考虑的延时类型越多，时钟频率的提升难度越大，在本技术实施例中，由于需考虑的延时因素的数量减少，因此，有利于芯片时钟频率的提升，从而有助于芯片性能提升。
7.一实施例中，所述获取预设时钟传输节点输出的第一时钟信号之前，所述方法还包括：获取延时组成，所述延时组成包括所述时钟信号自生成后在传输过程中经过的不同时钟传输节点；所述延时组成中的不同时钟传输节点各自产生延时；从所述延时组成中确定出将所述时钟信号从所述时钟生成器传输至外部设备的发送路径；从所述发送路径中选取一个所述时钟传输节点；其中，选取出的所述传输节点为所述预设时钟传输节点，所述预设时钟传输节点不为所述时钟生成器。
8.本技术实施例中，芯片可能与不同的外部设备连接，相较于将外部设备或外部设备之后的时钟信号的传输节点确定为预设时钟传输节点，由于芯片的电路已经设计完成，各部分的延时可以直接确定且通常会固定不变，由此，从发送路径中选取一个时钟传输节点为预设时钟传输节点，可以减少公共路径延时计算中对变量的考虑，从而降低延时调整的难度，此外，还可以使得芯片与不同外部设备连接时，无需重新计算公共路径的延时，从而使得便于该通信电路所在芯片的使用。
9.一实施例中，所述预设时钟传输节点为所述芯片上的时钟输入输出端口。
10.本技术实施例中，时钟输入输出端口为芯片与外部设备连接的接口，通常为将时钟信号传输至芯片外的最后一环节，以时钟输入输出端口作为预设时钟传输节点，由此，无需考虑芯片内部的时钟信号传输网络的延时影响，从而降低延时调整难度。
11.一实施例中，所述将所述第一时钟信号的延时调整为预设延时之前，所述方法还包括：获取预设传输时序关系；所述预设传输时序关系包括所述芯片与外部设备进行数据传输时所需满足的时序关系；从所述延时组成中确定所述非公共路径之间的总延时；根据所述总延时计算符合所述预设传输时序关系的所述预设延时。
12.本技术实施例中，由于预设延时是根据预设传输时序关系确定的，预设传输时序关系包括芯片与外部设备进行数据传输时所需满足的时序关系，由此，确定出的预设延时可以使得芯片与外部设备之间正常进行数据传输。第一路径和第二路径公共路径的延时相同，因此，在计算预设延时时，可以无需考虑公共路径的延时，降低确定预设延时的难度。
13.第二方面，本技术提供一种通信电路，包括：时钟生成器，用于生成时钟信号；时钟传输节点，与所述时钟生成器连接，用于传输所述时钟信号；数据接收电路，与所述时钟传输节点连接，并被配置为与数据输出模块连接；其中，所述时钟传输节点与所述时钟生成器之间的路径为所述数据接收电路接收所述时钟信号的第一路径和所述数据接收电路接收数据的第二路径之间的公共路径。
14.相较于将数据接收电路与时钟生成器连接，在本技术实施例中，将数据接收电路与时钟传输节点直接连接，以使得第一路径和第二路径之间存在公共路径，在进行延时调整时，无需考虑时钟传输节点与时钟生成器之间的延时影响，从而减少调整延时时所需考虑的延时因素数量，降低延时调整难度。
15.一实施例中，所述时钟传输节点为时钟输入输出端口。
16.第三方面，本技术实施例提供一种通信芯片，包括如第二方面任一项所述的通信电路。
17.第四方面，本技术实施例提供一种通信系统，包括如第三方面所述的通信芯片；数据输出模块，与所述通信芯片通信连接。
18.第五方面，本技术实施例提供一种通信模组，包括如第三方面所述的通信芯片。
19.第六方面，本技术实施例提供一种电子设备，包括如第三方面所述的通信芯片。
附图说明
20.为了更清楚地说明本技术实施例的技术方案，下面将对本技术实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图获得其他相关的附图。
21.图1为本技术一实施例提供的通信电路的结构示意图；
22.图2为本技术一实施例提供的通信方法的流程图；
23.图3为本技术一实施例提供的通信电路延时示意图；
24.图4为现有芯片与外部设备通信的延时示意图；
25.图5为本技术一实施例提供的通信系统的示意图。
26.图标：通信电路100；时钟生成器110；时钟传输节点120；时钟输入输出端口121；数据接收电路130；数据输入输出端口131；寄存器132；收发控制器140。
具体实施方式
27.为了使本技术实施例的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
28.目前，通常将数据接收电路与时钟生成器连接，以使得时钟生成器生成时钟信号发送至数据接收电路，从而使得数据接收电路根据时钟信号进行数据的接收。
29.然而，时钟信号的传输需花费时间，从而使得时钟信号在任意两个结构之间传输均存在延时，以及部分结构内部对时钟信号进行传输也存在延时，例如，时钟生成器将时钟信号从芯片输出，则芯片内部的传输网络会产生一定的延时，将时钟信号从芯片的时钟信号输出端口发送外部设备，同样会产生一定的延时，外部设备在接收到时钟信号并向芯片反馈数据时，同样会产生一定的延时。
30.由于，时钟信号控外部设备进行数据传输的路径较为复杂，在时钟生成器生成时钟信号后，通常需要由芯片内部的时钟信号传输网络进行传输，并传输至外部设备，外部设备在接收到时钟信号之后，再将数据发送至芯片。其中，每一环节都可能使得时钟信号产生延时，若需使芯片与外部设备之间正常工作，则需使得控制外部设备进行数据传输的时钟信号和控制数据接收电路的时钟信号二者之间满足一定的条件。因此，通常需要对时钟信号的延时进行调整，而由于控制外部设备进行数据传输的时钟信号涉及的延时较多，导致对时钟信号延时调整的难度较高。
31.基于此，本技术提供一种通信方法及电路，可以降低芯片与外部设备通信时延时的调整难度。请参阅图1，图1本技术实施例提供一种通信电路的结构示意图，通信电路100包括：时钟生成器110、时钟传输节点120和数据接收电路130。
32.其中，通信电路100可以应用于各类用于通信的芯片、模块或设备上。该通信电路100可以控制与其连接的外部设备与通信电路100所在芯片、模块或设备之间的数据传输与交互。上述仅为示例，不应成为对本技术的限制。
33.时钟生成器110，用于生成时钟信号。如图1所示，时钟生成器110与收发控制器140连接，本实施例中，时钟生成器110可以基于收发控制器140的控制生成时钟信号，时钟信号可以控制与外部设备进行输出传输和数据接收电路130进行数据的接收。
34.时钟传输节点120，用于传输时钟信号。
35.本实施例中，时钟传输节点120可以为连接于时钟生成器110和外部设备之间的任意电路、设备或模块等。例如，时钟传输节点120可以为芯片内部将时钟信号传输至外部的
传输网络，芯片与外部设备连接的端口，外部设备接收时钟端口与芯片端口之间的中间电路等，上述仅为示例，不应成为对本技术的限制。
36.本本技术的实施例中，对时钟传输节点120的数量不做限制，时钟传输节点120可以为1个、2个或更多数量，时钟传输节点120可以根据实际电路中时钟生成器110和外部设备之间电路、设备或模块数量确定。
37.在本技术的实施例中，预设时钟传输节点120为与数据接收电路130连接的节点。当时钟传输节点120具有多个时，可以从多个时钟传输节点120任意择一时钟传输节点120与数据接收电路130连接，并将该时钟传输节点120确定为预设时钟传输节点。当时钟传输节点120仅具有一个时，可以将该时钟传输节点120与数据接收电路130连接，并将该时钟传输节点120确定为预设时钟传输节点。
38.本实施例中，将时钟传输节点120与数据接收电路130连接，由此，时钟生成器110生成的时钟信号则可以通过时钟传输节点120发送至数据接收电路130，以基于时钟信号控制数据接收电路130进行数据接收。其中，时钟生成器110发送至外部设备的时钟信号与时钟生成器110发送至数据接收电路130的时钟信号可以相同，也可以不同，时钟信号如何控制数据传输与接收的相关内容可以参考现有技术，在此不再展开。
39.第一路径为芯片接收时钟信号的路径，即时钟信号直接发送至数据接收电路130的路径。目前，第一路径通常包括时钟生成器110和数据接收电路130。而在本技术中，第一路径还包括时钟传输节点120，以图1为例，第一路径包括时钟生成器110、时钟传输节点120和数据接收电路130。
40.第二路径为芯片接收数据的路径，其中，芯片接收数据需要时钟生成器110将时钟信号发送至外部设备，外部设备接收到时钟信号后，根据时钟信号的控制数据传输，并发送至数据接收电路130，以图1为例，第二路径可以包括时钟生成器110、时钟传输节点120、外部设备和数据接收电路130。
41.在本技术的实施例中，由于发送至外部设备的时钟信号和发送至数据接收电路130的时钟信号均通过时钟传输节点120发出，由此，时钟传输节点120与时钟生成器110之间的路径为第一路径和第二路径之间的公共路径。对于第一路径和第二路径，公共路径的延时对于二者相同，因此，在进行时序调整时，可以无需考虑公共路径的延时，从而降低延时调整时所需考虑的因素，从而降低延时调整的难度。
42.芯片、模块或设备等之间实现通信时，通常需要将进行通信的两端通过io端口连接，并通过io端口进行信号或数据的传输，例如，芯片与外部设备之间可以通过时钟io端口进行时钟信号的传输，通过数据io端口进行数据的传输。
43.在本技术的实施例中，预设时钟传输节点可以为时钟io(input/output，输入输出)端口，并将该时钟io端口与数据接收电路130连接，以时钟io端口为时钟传输节点120。
44.时钟io端口连接于外部设备和时钟生成器110之间，即时钟io端口可以为一个时钟传输节点120。时钟io端口通常为通信电路100的最后一个时钟传输节点120，时钟信号通常通过时钟io端口发送至外部设备，在本实施例中，将时钟io端口与数据接收电路130连接，可以使得时钟生成器110发送至数据接收电路130的时钟信号通过时钟io端口发出，而发送至外部设备的时钟信号同样通过时钟io端口发送至外部设备，由此，时钟io端口和时钟生成器110之间的路径为时钟信号发送至外部设备和时钟信号发送至数据接收电路130
的公共路径。
45.数据接收电路130，用于接收外部设备反馈的数据，并被配置为与数据输出模块连接。
46.时钟生成器110生成的时钟信号通过时钟传输节点120传输至外部设备，外部设备可以根据时钟信号产生需要进行传输的数据，外部设备将该数据输出，通信电路100可以通过数据接收电路130对数据进接收。
47.其中，预设时钟传输节点与时钟生成器之间的路径为数据接收电路接收时钟信号的第一路径和数据接收电路接收数据的第二路径之间的公共路径。
48.在一些实施例中，数据接收电路130可以包括数据io端口和寄存器132。数据io端口用于与外部设备传输数据的端口连接，以使得通信电路100可以接收外部设备所传输的数据，寄存器132用于进行对数据进行处理，从而使得数据能够被接收。
49.在一些实施例中，数据接收电路130可以包括存储器，数据接收电路130传输的数据可以通过存储器进行存储，例如，存储器可以为ram(random access memory，随机存取存储器)、fifo(first input first output，先入先出)存储器等。在一些实施例中，数据接收电路130还可以与芯片内的其他功能电路或模块等连接，以将外部设备传输的数据发送至该类功能电路或模块进行使用。
50.在一些实施例中，通信电路100还可以包括数据发送电路，数据发送电路连接于外部设备和收发控制器140之间。同时，数据发送电路可以包括存储器或与通信电路100所在芯片、模块或设备中需进行数据发出的结构连接，数据发送电路与时钟生成器110连接，收发控制器140可以控制时钟生成器110生成时钟信号，以控制数据发送电路将数据发送至外部设备。
51.本实施例中，数据发送电路可以包括数据io端口，数据发送电路的数据io端口与数据接收电路130的数据io端口可以为同一端口，也可以为不同端口，在此不做限制。
52.其中，在本技术的实施例中，与通信电路100连接的外部设备基于时钟信号的控制实现与通信电路100之间的数据传输。同时，数据接收电路130也基于时钟信号的控制实现数据的接收。
53.在一些实施例中，通信电路100还可以包括收发控制器140，用于执行本技术所提供的通行方法，从而对延时进行调整，实现通信电路100与其他设备之间的通信。通信方法的具体内容将在后文展开。
54.本技术实施例还提供一种通信方法，该通信方法可以应用于上述通信电路100中的收发控制器140。请参阅图2，图2为本技术一实施例提供的通信方法的流程图，通信方法包括：
55.s110，获取预设时钟传输节点输出的第一时钟信号。
56.本实施例中，预设时钟传输节点为与数据接收电路130连接的时钟传输节点之一，时钟生成器110生成的不同时钟信号可以通过时钟传输节点120分别发送至外部设备和数据接收电路130，由此，时钟传输节点120与时钟生成器110之间的路径则成为芯片接收时钟信号的第一路径和芯片接收数据的第二路径之间的公共路径。
57.同一时钟信号，在经不同时钟传输节点120输出后，时钟信号的延时可能发生变化，因此，在本实施例中，可以将预设时钟传输节点输出的时钟信号确定为第一时钟信号，
其中，第一时钟信号可以是时钟生成器110生成的，经由预设时钟传输节点输出至数据接收电路130的时钟信号。
58.一实施例中，获取预设时钟传输节点输出的第一时钟信号之前，可以获取延时组成，延时组成包括时钟信号自生成后在传输过程中经过的不同时钟传输节点，延时组成中的不同时钟传输节点各自产生的延时；从延时组成中确定将时钟信号从时钟生成器110传输至外部设备的发送路径；从发送路径中选取一个时钟传输节点，被选中的时钟传输节点为时钟传输节点120，时钟传输节点120不为时钟生成器110。
59.本实施例中，通信电路100可以应用于已经设计完成的电路、芯片、模块或设备上，通信电路100中各时钟传输节点120的类型和数量已经确定，则不同时钟传输节点各自对应的延时和各时钟传输节点相互之间进行时钟信号传输的路径之间的延时也可以直接确定，因此，在本实施例中，可以直接获取延时组成。
60.请参阅图3，图3为本技术一实施例提供的通信电路100延时示意图。以时钟传输节点120仅包括时钟输入输出端口121，且时钟输入输出端口121为预设端口为例，本实施例中，延时组成包括芯片接收数据的延时和芯片接收时钟信号的延时，芯片接收数据的延时包括：时钟生成器110将生成的时钟信号传输至时钟输入输出端口121的延时ts0，时钟输入输出端口121传输时钟信号的内部延时tpo，时钟输入输出端口121传输时钟信号至外部设备的延时ts2，外部设备传输时钟信号的内部延时tint，外部设备将时钟信号发送至数据输入输出端口131的延时tr0，数据输入输出端口131接收数据的内部延时tpi，数据输入输出端口131传输时钟信号至寄存器132的延时tr1。芯片接收时钟信号的延时包括时钟生成器110将生成的时钟信号传输至时钟输入输出端口121的延时ts0，时钟输入输出端口121传输时钟信号的内部延时tpo和tpi，时钟输入输出端口121将时钟信号传输至数据接收电路130的延时ts1’。在一些其他的实施例中，时钟生成器110、外部设备、数据接收电路130之间还可能存在其他的具有延时的节点，在确定延时组成时，同样可以获取各节点的延时。
61.在获取延时组成之后，可以将时钟信号从时钟生成器110传输至外部设备的路径确定为发送路径，以图3为例，发送路径可以包括时钟生成器110和时钟输入输出端口121。
62.本实施例中，可以在发送路径中确定一个时钟传输节点120为预设时钟传输节点。通信电路100通常设置于已经设计好的芯片、模块或设备中，因此，通信电路100中的时钟传输节点120数量及数量通常已经确定，即发送路径的各部分组成已经确定，则各时钟传输节点120与时钟生成器110之间的延时可以直接确定，且不轻易变更。相较于将从外部设备至数据接收回路确定预设时钟节点，由于外部设备不同，可能导致外部设备的内部延时tint、外部设备与时钟传输端口之间的延时ts2、外部设备与数据传输端口之间的延时tr0不同，延时的变化会使增加延时调整的难度，因此，在本实施例中，选择发送路径上的时钟传输节点120为预设时钟传输节点，发送路径上各时钟传输节点120的延时为固定不变的因素，可以有效降低调整延时的难度。而预设时钟传输节点不为时钟生成器110，这使得预设时钟传输节点与时钟生成器110至少具有一段公共路径，从而在调整延时时，无需考虑该公共路径的延时。
63.一实施例中，预设时钟传输节点为所述芯片上的时钟输入输出端口121。
64.本实施例中，时钟输入输出端口121为芯片与外部设备连接端口，即时钟输入输出端口121为时钟信号在芯片中传输的最后一环节，所有输出至外部设备的时钟信号最终均
会通过时钟输入输出端口121输出至外部设备。将时钟输入输出端口121确定为预设时钟传输节点，并将时钟输入输出端口121与数据接收电路130连接，由此，时钟输入输出端口121与时钟生成器110之间的路径均为第一路径和第二路径之间的公共路径，在调整延时时，无需考虑芯片内部传输时钟信号的延时，有效降低延时调整的难度。
65.s120，将第一时钟信号的延时调整为预设延时。
66.若需使得数据接收电路130能够正常接收外部设备，则需使得数据接收电路130接收到的时钟信号和外部设备接收并发出的时钟信号满足一定的时序关系，不同结构的通信电路100、芯片等各自的时序关系可能不同，在此不再展开。本实施例中，预设延时为可以使得数据接收电路130能够正常接收数据的延时。
67.本实施例中，预设延时可以基于第一路径和第二路径之间的非公共路径确定。由于时钟信号发送至外部设备或发送至数据接收电路130均会通过公共路径，因此，公共路径对于将时钟信号发送至外部设备或发送至数据接收电路130产生的延时是相同的，在调整延时时，相同的延时可以无需考虑，因此，在确定预设延时时，可以基于非公共路径确定。
68.数据接收电路130能够正常接收数据时，其接收到的第一时钟信号通常需要满足芯片中对传输数据的时序要求，因此，在本技术的一些实施例中，可以，获取预设传输时序关系；预设传输时序关系包括芯片与外部设备进行数据传输时所需满足的时序关系；从延时组成中确定非公共路径之间的总延时；根据总延时计算符合预设传输时序关系的预设延时。
69.请参阅图4，图4为现有芯片与外部设备通信的延时示意图。图4所示的延时示意图中，数据接收电路130与时钟生成器110直接连接，时钟生成器110将时钟信号发送至数据接收电路130的延时为ts1，其余与上相同。
70.以图4为例，本技术一些实施例中的预设传输时序关系包括：
71.tclk+ts1》ts0+tpo+ts2+tint+tr0+tpi+tr1+tsetup
ꢀꢀꢀ
(1)
72.ts1+thold《 ts0+tpo+ts2+tint+tr0+tpi+tr1
ꢀꢀꢀ
(2)
73.其中，tsetup为时钟生成器110的建立时间，thold为时钟信号的保持时间，tclk为时钟周期，其余参数与上相同。在如图4所示的电路中，各时钟信号通常需要满足上述式(1)和式(2)所示的时序关系，从而使得数据接收电路130能够正常接收数据。在一般情况下，式(2)能够自然满足，而式(1)中，ts0+tpo+ts2+tint+tr0+tpi+tr1+tsetup的值通常大于tclk+ts1，因此，在现有技术中，通常需对ts1进行调整，使得其满足式(1)。然而，由于某一时钟延时越大，会使得不同时钟延时对应结构的工艺角之间的差异越大，从而使得在所有结构对应的时钟延时能够都同时满足式(1)与式(2)的难度越大。
74.如图3所示，在本技术实施例中，将数据接收电路130与时钟传输节点120连接，当时钟传输节点120为时钟输入输出端口121时，本技术实施例对应的预设时序关系可以为：
75.tclk+ts0+tpo+tpi+ts1’》ts0+tpo+ts2+tint+tr0+tpi+tr1+tsetup (3)
76.ts0+tpo+tpi+ts1’+thold《 ts0+tpo+ts2+tint+tr0+tpi+tr1 (4)
77.由于第一路径和第二路径之间存在公共路径，公共路径的延时为ts0和tpo，而时钟输入输出端口121和数据输入输出端口131的延时通常相同，即时钟输入输出端口121的tpo和数据输入输出端口131的tpo相同，即时钟输入输出端口121的tpi和数据输入输出端口131的tpi相同。因此，可以将上述式(3)和式(4)简化为：
78.tclk +ts1’》 ts2+tint+tr0 +tr1+tsetup (5)
79.ts1’+thold《 ts2+tint+tr0+tr1 (6)
80.可见，相较于式(1)和式(2)，式(5)和式(6)中所需考虑的因素减少，无需考虑ts0,tpo,tpi三项，由此，在进行延时调整时，减少了需考虑的延时类型数量。而延时与芯片的时钟频率相关，需考虑的延时类型越多，时钟频率的提升难度越大，在本技术实施例中，由于需考虑的延时类型数量减少，因此，有利于芯片时钟频率的提升，从而有助于芯片性能提升。
81.其中，在上述式(5)和式(6)为本技术一实施例所提供的预设传输时序关系，ts1’为预设延时，ts2+tint+tr0+tr1为非公共路径的总延时，因此，可以基于式(5)和式(6)确定预设延时。
82.在确定预设延时之后，可以将预设时钟传输节点输出的第一时钟信号调整为符合上述(5)和式(6)的预设延时，以使得数据接收电路130能够正常接收外部设备发送的数据。
83.在本技术实施例中，由于预设时钟传输节点与时钟生成器110之间的路径为芯片接收时钟信号的第一路径和芯片接收数据的第二路径之间的公共路径，由此，在进行延时调整时，可以无需考虑公共路径的延时，减少调整延时所需考虑的因素，从而降低延时调整的难度。
84.基于同一发明构思，本技术实施例还提供一种通信芯片，该芯片可以包括上述任意实施例所提供的通信电路100。
85.本实施例中，通信电路100可以为通信芯片上在一个模块，在一些实施例中，通信电路100也可以封装为一个单独的芯片，在此不做限制。
86.本实施例中，通信芯片可以包括时钟io端口和数字io端口，以使通信芯片可以通过时钟io端口和数字io端口与其他芯片、模块或设备等连接。
87.基于同一发明构思，本技术实施例还提供一种通信模组，该通信模组可以包括上述实施例所提供的通信芯片。
88.基于同一发明构思，本技术实施例还提供一种电子设备，该通信模组可以包括上述实施例所提供的通信芯片。
89.基于同一发明构思，本技术实施例还提供一种通信系统，请参阅图5，图5为本技术实施例提供的通信系统的结构示意图。在本技术的实施例中，通信系统包括上述实施例所提供的通信芯片和数据输出模块200。
90.其中，数据输出模块200可以为上述实施例中所提及的外部设备，数据输出模块200可以为单片机、计算机、服务器等设备。数据输出模块可以具有1个、2个或更多个，在此不作限制。
91.在本技术所提供的实施例中，应该理解到，所揭露的方法和电路，也可以通过其它的方式实现。以上所描述的电路实施例仅仅是示意性的。在本技术各个实施例中的各不同部分可以集成在一起形成一个独立的部分，也可以是各个部分单独存在，也可以两个或两个以上部分集成形成一个独立的部分。
92.以上各实施例可以在不冲突的情况下自由组合，组合得到的实施例涵盖在本技术的保护范围之内。
93.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何
熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应所述以权利要求的保护范围为准。
94.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

技术特征：
1.一种通信方法，其特征在于，包括：获取预设时钟传输节点输出的第一时钟信号；所述预设时钟传输节点与时钟生成器之间的路径为芯片接收时钟信号的第一路径和所述芯片接收数据的第二路径之间的公共路径；所述时钟生成器用于生成时钟信号，所述时钟信号经所述预设时钟传输节点输出后为所述第一时钟信号；将所述第一时钟信号的延时调整为预设延时；调整后的所述第一时钟信号符合所述芯片接收数据的时序要求，所述预设延时基于所述第一路径和所述第二路径之间的非公共路径确定；调整后的所述第一时钟信号用于控制所述芯片进行数据接收。2.根据权利要求1所述的通信方法，其特征在于，所述获取预设时钟传输节点输出的第一时钟信号之前，所述方法还包括：获取延时组成，所述延时组成包括所述时钟信号自生成后在传输过程中经过的不同时钟传输节点；所述延时组成中的不同时钟传输节点各自产生延时；从所述延时组成中确定出将所述时钟信号从所述时钟生成器传输至外部设备的发送路径；从所述发送路径中选取一个所述时钟传输节点；其中，选取出的所述传输节点为所述预设时钟传输节点，所述预设时钟传输节点不为所述时钟生成器。3.根据权利要求2所述的方法，其特征在于，所述预设时钟传输节点为所述芯片上的时钟输入输出端口。4.根据权利要求2或3所述的方法，其特征在于，所述将所述第一时钟信号的延时调整为预设延时之前，所述方法还包括：获取预设传输时序关系；所述预设传输时序关系包括所述芯片与外部设备进行数据传输时所需满足的时序关系；从所述延时组成中确定所述非公共路径之间的总延时；根据所述总延时计算符合所述预设传输时序关系的所述预设延时。5.一种通信电路，其特征在于，包括：时钟生成器，用于生成时钟信号；时钟传输节点，与所述时钟生成器连接，用于传输所述时钟信号；数据接收电路，与所述时钟传输节点连接，并被配置为与数据输出模块连接；其中，所述时钟传输节点与所述时钟生成器之间的路径为所述数据接收电路接收所述时钟信号的第一路径和所述数据接收电路接收数据的第二路径之间的公共路径。6.根据权利要求5所述的通信电路，其特征在于，所述时钟传输节点为时钟输入输出端口。7.一种通信芯片，其特征在于，所述芯片包括如权利要求5或6所述的通信电路。8.一种通信系统，其特征在于，包括：如权利要求7所述的通信芯片；数据输出模块，与所述通信芯片通信连接。9.一种通信模组，其特征在于，包括如权利要求7所述的通信芯片。10.一种电子设备，其特征在于，包括如权利要求7所述的通信芯片。

技术总结
本申请提供一种通信方法及电路，芯片、通信模组及电子设备，涉及芯片领域。通信方法包括：获取预设时钟传输节点输出的第一时钟信号；所述预设时钟传输节点与时钟生成器之间的路径为芯片接收时钟信号的第一路径和所述芯片接收数据的第二路径之间的公共路径；所述时钟生成器用于生成时钟信号，所述时钟信号经所述预设时钟传输节点输出后为所述第一时钟信号；将所述第一时钟信号的延时调整为预设延时；调整后的所述第一时钟信号符合所述芯片接收数据的时序要求，所述预设延时基于所述第一路径和所述第二路径之间的非公共路径确定；调整后的第一时钟信号用于控制所述芯片进行数据接收。上述通信方法可以降低芯片与外部设备通信时延时的调整难度。通信时延时的调整难度。通信时延时的调整难度。


技术研发人员：陈世柱 陈金霞
受保护的技术使用者：昆腾微电子股份有限公司
技术研发日：2023.05.09
技术公布日：2023/8/9