一种抗干扰方法、装置、设备及存储介质与流程

1.本发明涉及通信技术领域，具体涉及一种抗干扰方法、装置、设备及存储介质。


背景技术：

2.随着无线通信的规模逐渐扩大和用户数量的持续增加，使得无线通信网络结构日趋复杂，频率资源越来越少，而由于无线通信系统可能存在信道环境恶劣等原因，使得接收端信号非常微弱，信噪比极低，容易受到来自各个方面的各种干扰，严重影响通信质量。
3.现有技术中，通常采用ldpc码(low density parity check code)进行抗干扰。ldpc码是一种低密度奇偶校验码，该码的错误校正能力非常接近理论最大值(即香农极限)；通过对ldpc码进行编译码，可以纠正数据在传输过程中发生的错误，以此来抵抗干扰。
4.但是，若当前数据在传输过程中，由于信道环境恶劣导致干扰过大时，采用ldpc码进行编译码技术纠错，可能存在差错无法被纠正，最终导致接收端无法接收到原始数据。


技术实现要素：

5.本技术提供一种抗干扰方法、装置、设备及存储介质，用于信号在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始信号。
6.第一方面，本技术提供一种抗干扰方法，采用如下技术方案：获取ldpc码的码长和编码速率；若所述编码速率为第一预设值，则根据所述码长和所述编码速率构建校验矩阵，所述校验矩阵包括第一校验矩阵和第二校验矩阵；基于所述第一校验矩阵，将待传输数据进行编码，得到第一编码输出数据；将所述第一编码输出数据进行分组，得到第一编码数据和第二编码数据；基于所述第二校验矩阵，对所述第一编码数据和所述第二编码数据进行编码，得到第二编码输出数据和第三编码输出数据；结合所述第二编码输出数据和所述第三编码输出数据，得到最终编码输出数据；将所述最终编码输出数据进行译码，得到所述待传输数据。
7.通过采用上述技术方案，由于ldpc码本身是一种高效的纠正码，本技术通过ldpc码的码长和编码速率构建第一校验矩阵和第二校验矩阵，通过第一校验矩阵对待传输数据进行第一次编码，可以初步达到抗干扰的功能；由于数据在传输过程中可能存在干扰过大导致数据被干扰，因此，通过第二校验矩再次对待传输数据进行编码，通过两次编码可以将被干扰的误码拆分，从而便于更好的进行译码，到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。
8.可选的，所述将所述最终编码输出数据进行译码，得到所述待传输数据，包括：将所述最终编码输出数据进行分组，得到第三编码数据和第四编码数据；分别对所述第三编码数据和所述第四编码数据进行译码，得到第三译码数据和第四译码数据；合并所述第三译码数据和所述第四译码数据，得到最终译码数据，所述最终译码数据为所述待传输数据。
9.通过采用上述技术方案，通过将最终编码输出数据进行分组，得到第三编码数据和第四编码数据，将待传输数据分组后再进行译码时，可以减少译码的复杂度，从而便于更
好的进行译码，到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。
10.可选的，所述方法还包括：响应于接收端服务器发送的异常指令，将所述待传输数据按照预设条件进行插入零值，以使所述待传输数据的长度到达预设长度；根据所述ldpc码的码长和编码速率，构建第三校验矩阵；基于所述第三校验矩阵，对所述预设长度的待传输数据进行编码，得到第四编码输出数据；将所述第四编码输出数据进行译码，得到所述待传输数据。
11.通过采用上述技术方案，当接收端服务器未能接收到服务器发送的原始数据时，可以向服务器发送异常指令，服务器接收到异常指令时，可以将待传输数据按照预设条件进行插入零值，然后通过构建第三校验矩阵对待传输数据进行编码，得到第四编码输出数据。综上所述，通过插零值和构建第三校验矩阵可以将被干扰的误码进行拆分，使得被干扰的误码分散，从而便于更好的进行译码，到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。
12.可选的，所述将所述第四编码输出数据进行译码，得到所述待传输数据，包括：对所述第四编码输出数据进行译码，得到第四译码输出数据；剔除所述第四译码输出数据中的所述零值，得到最终输出数据，所述最终输出数据为所述待传输数据。
13.通过采用上述技术方案，译码时将插入的零值进行剔除，可以减少译码的复杂度，从而便于更好的进行译码，到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。
14.可选的，所述方法还包括：获取所述ldpc码的码长和编码速率；若所述编码速率为第二预设值，则将所述待传输数据分组，得到第一块输入数据和第二块输入数据；分别对所述第一块输入数据和所述第二块输入数据进行编码，得到第一ldpc编码、第二ldpc编码、第三ldpc编码、第四ldpc编码及第五ldpc编码；分别对所述第一ldpc编码、所述第二ldpc编码、所述第三ldpc编码、所述第四ldpc编码及所述第五ldpc编码进行编码，得到第一二级ldpc编码、第二二级ldpc编码、第三二级ldpc编码、第四二级ldpc编码及第五二级ldpc编码；将所述第一二级ldpc编码、所述第二二级ldpc编码、所述第三二级ldpc编码、所述第四二级ldpc编码及所述第五二级ldpc编码分别进行译码，得到所述待传输数据。
15.通过采用上述技术方案，通过将待传输数据进行多次拆分，并对拆分后的数据分别进行编码和译码，可以将被干扰的误码拆分，使得连续的误码分散到不同，从而便于更好的进行译码，到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。
16.可选的，所述将所述第一二级ldpc编码、所述第二二级ldpc编码、所述第三二级ldpc编码、所述第四二级ldpc编码及所述第五二级ldpc编码分别进行译码，得到所述待传输数据，包括：分别对所述第一二级ldpc编码、所述第二二级ldpc编码、所述第三二级ldpc编码、所述第四二级ldpc编码及所述第五二级ldpc编码进行译码，得到ldpc第一块译码、ldpc第二块译码、ldpc第三块译码、ldpc第四块译码及ldpc第五块译码；将所述ldpc第一块译码、所述ldpc第二块译码及所述ldpc第三块译码合并，得到ldpc第二级译码输出块1；将所述ldpc第三块译码、所述ldpc第四块译码及所述ldpc第五块译码合并，得到ldpc第二级译码输出块2；结合所述ldpc第二级译码输出块1和所述ldpc第二级译码输出块2，得到最终
输出块数据，所述最终输出块数据为所述待传输数据。
17.通过采用上述技术方案，将多个编码块进行合并，得到最终输出块数据，可以减少译码的复杂度，从而便于更好的进行译码，到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。
18.可选的，所述若所述编码速率为第一预设值，则根据所述码长和所述编码速率构建校验矩阵，所述校验矩阵包括第一校验矩阵和第二校验矩阵，包括：所述根据ldpc码的码长和编码速率，得到所述第一校验矩阵；根据所述第一检验矩阵和所述ldpc编码速率，得到所述第二校验矩阵；结合所述第一校验矩阵和所述第二校验矩阵，得到所述校验矩阵，所述校验矩阵为h＝[ha，hb]；其中，ha所述第一校验矩阵，hb为所述第二校验矩阵。
[0019]
通过采用上述技术方案，由于校验矩阵在抗干扰中占有举足轻重的地位，构建合适的校验矩阵便于后续的编码和译码，从而到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。
[0020]
第二方面，本技术提供了一种抗干扰装置，所述装置包括：获取模块、构建模块、编码模块、分组模块、发射模块及译码模块；其中，所述获取模块用于获取ldpc码的码长和编码速率；所述构建模块用于若所述编码速率为第一预设值，则根据所述码长和所述编码速率构建校验矩阵，所述校验矩阵包括第一校验矩阵和第二校验矩阵；所述编码模块用于基于所述第一校验矩阵，将待传输数据进行编码，得到第一编码输出数据；所述编码模块还用于基于所述第二校验矩阵，对所述第一编码数据和所述第二编码数据进行编码，得到第二编码输出数据和第三编码输出数据；所述分组模块用于将所述第一编码输出数据进行分组，得到第一编码数据和第二编码数据；所述结合模块用于结合所述第二编码输出数据和所述第三编码输出数据，得到最终编码输出数据；所述译码模块用于将所述最终编码输出数据进行译码，得到所述待传输数据。
[0021]
通过采用上述技术方案，通过ldpc码的码长和编码速率构建第一校验矩阵和第二校验矩阵，通过第一校验矩阵对待传输数据进行第一次编码，可以初步达到抗干扰的功能；由于数据在传输过程中可能存在干扰过大导致数据被干扰，因此，通过第二校验矩再次对待传输数据进行编码，通过两次编码可以将被干扰的误码拆分，将误码分散到不同区域，从而便于更好的进行译码，到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。
[0022]
第三方面，本技术提供一种电子设备，采用如下技术方案：包括处理器、存储器、用户接口及网络接口，所述存储器用于存储指令，所述用户接口和网络接口用于给其他设备通信，所述处理器用于执行所述存储器中存储的指令，以使所述电子设备执行如上述任一种抗干扰方法的计算机程序。
[0023]
第四方面，本技术提供一种计算机可读存储介质，采用如下技术方案：存储有能够被处理器加载并执行上述任一种抗干扰方法的计算机程序。
[0024]
综上所述，本技术包括以下至少一种有益技术效果：1.通过两次编码可以将被干扰的误码拆分，从而便于更好的进行译码，到达抗干扰的效果，保证数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据；2.将待传输数据分组后再进行译码时，可以减少译码的复杂度，从而便于更好的
进行译码，到达抗干扰的效果。
附图说明
[0025]
为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]
图1是本技术实施例提供的一种抗干扰方法的流程图；图2是本技术实施例提供的编码速率为1/2的两级ldpc编译码；图3是1/2跳频频点被干扰时一级编译码和两级编译码的性能比较图；图4是无干扰下ldpc编译码速率为1/2时一级编译码和两级编译码的性能比较图；图5是rate＝1/2的ldpc编译码同时间隔填充零值流程示意图；图6是rate＝2/5的两级ldpc编译码；图7是本技术实施例提供的一种抗干扰装置的示意图；图8是本技术实施例提供的一种电子设备的结构示意图。
[0027]
附图标记说明：1、获取模块；2、构建模块；3、编码模块；4、分组模块；5、发射模块；6、译码模块；1000、电子设备；1001、处理器；1002、通信总线；1003、用户接口；1004、网络接口；1005、存储器。
具体实施方式
[0028]
为了使本技术领域的人员更好地理解本说明书中的技术方案，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。
[0029]
在本技术实施例的描述中，“示性的”、“例如”或者“举例来说”等词用于表示作例子、例证或说明。本技术实施例中被描述为“示性的”、“例如”或者“举例来说”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示性的”、“例如”或者“举例来说”等词旨在以具体方式呈现相关概念。另外，除非另有说明，术语“多个”的含义是指两个或两个以上。例如，多个系统是指两个或两个以上的系统，多个屏幕终端是指两个或两个以上的屏幕终端。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
[0030]
本技术的应用场景可以适用于无人机作战领域，这里的服务器可以为无人机，每个无人机既可以是发射端也可以是接收端，每个无人机通过向其他无人机发送信号或者接受来自其他无人机发送的信号，从而实现信号的传输和接收。
[0031]
在对本技术的方案进行解释说明之前，对一些专业名词进行解释。
[0032]
ldpc码：ldpc码(low-density parity-check code)是一种分组码，是由robert gallager在1963年提出的一种错误纠正码。ldpc码的特点是矩阵稀疏，容错率高，译码算法简单，能够在高速通信和高纠错性能的应用场景中得到广泛应用。ldpc码采用稀疏矩阵的
方式进行编码和解码ldpc码的优点是具有很好的纠错性能，能够抵御信道噪声和干扰，译码算法简单，能够在实时通信中实现较高的速率和可靠性。
[0033]
以下结合附图对本技术作进一步详细说明。
[0034]
图1是本技术实施例提供的一种抗干扰方法的流程图。应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行；除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行；并且图1中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
[0035]
本技术提供一种抗干扰方法，如图1所示，该方法包括步骤s101-s106。
[0036]
步骤s101，获取ldpc码的码长和编码速率。
[0037]
在一个示例中，ldpc码的码长是由矩阵的列数决定的。一般情况下，ldpc码的码长是固定的，可以根据实际应用需求进行选择。在设计ldpc码时，通常需要选择合适的码长，以满足通信系统的要求。ldpc码的编码速率是由矩阵的行数和列数决定的。编码速率是指ldpc码中有效信息占总码字长度的比例，通常用r表示。编码速率越高，信息传输速率也就越快。在设计ldpc码时，需要根据实际应用需求选择合适的编码速率。在本技术中采用的编码速率为0.5，需要说明的是，除非有特殊说明，否则在本技术中ldpc码的编码速率一直为0.5。对于ldpc码的设计，可以采用一些ldpc码设计软件，如matlab中的communications toolbox中的ldpc码设计工具箱，或者使用开源的ldpc码设计工具，如gnu radio等，通过调整矩阵的行数和列数来获得不同的编码速率和码长。在此不再进行过多赘述。
[0038]
步骤s102，若编码速率为第一预设值，则根据码长和编码速率构建校验矩阵，校验矩阵包括第一校验矩阵和第二校验矩阵。
[0039]
在一个示例中，若编码速率为第一预设值，则根据码长和编码速率构建校验矩阵，这里的编码速率可以为0.5，即第一预设值为0.5，需要说明的是，编码速率包括但不限于0.5。定义校验矩阵h＝[ha，hb]，ha可以理解为第一校验矩阵，hb可以理解为第二校验矩阵。ha为大小k*k大小的矩阵，其中这里的k*k表示矩阵行数和列数，第一校验矩阵为行数和列数相等的矩阵；hb的大小是k*(n-k)大小的矩阵，由于编码率为0.5，所以n＝2k，这里的hb同样为行数和列数相等的矩阵。令u表示信息符号序列，信息符号序列是指在通信系统中，需要传输的原始二进制数据序列。在数字通信中，信息符号序列通常表示为一个二进制数列，其中每个二进制位都表示一个信息符号；p表示校验符号序列，校验符号序列是指在通信系统中，为了实现纠错和检测传输错误而添加到信息符号序列中的一些额外的二进制符号；c表示编码码字序列，编码码字序列是指在通信系统中，将信息符号序列经过编码处理后得到的一系列二进制符号序列，则c＝(u，p)，那么由ldpc码的定义可知：如果校验矩阵h是非奇异的，则hb满秩，所以有c＝(u，p)。
[0040]
步骤s103，基于第一校验矩阵，将待传输数据进行编码，得到第一编码输出数据；将第一编码输出数据进行分组，得到第一编码数据和第二编码数据。
[0041]
在一个示例中，如图2所示，图2是本技术实施例提供的编码速率为1/2的两级ldpc编译码。由图2可知，将第一级编码输入数据通过第一检验矩阵进行编码，得到ldpc第一级
编码输出，这里的ldpc第一级编码输出即为第一编码输出数据；将第一级编码输出进行分组，得到第二级ldpc编码信息输入1和第二级ldpc编码信息输入2，这里的第二级ldpc编码信息输入1即为第一编码数据，第二级ldpc编码信息输入2即为第二编码数据。
[0042]
步骤s104，基于第二校验矩阵，对第一编码数据和第二编码数据进行编码，得到第二编码输出数据和第三编码输出数据。
[0043]
在一个示例中，以图2为例，在得到第二级ldpc编码信息输入1和第二级ldpc编码信息输入2之后，通过第二校验矩阵对第二级ldpc编码信息输入1和第二级ldpc编码信息输入2进行编码，得到ldpc第二级编码输出1和ldpc第二级编码输出2，这里的ldpc第二级编码输出1即为第二编码输出数据；ldpc第二级编码输出2即为第三编码输出数据。
[0044]
步骤s105，结合第二编码输出数据和所述第三编码输出数据，得到最终编码输出数据。
[0045]
在一个示例中，如图2所示，两级编码输入的原始数据u的长度是k，通过两级编码之后长度变成4k长度。图2中的两级译码相比一级译码在一级扩频在awgn下性能接近，但是在有强干扰时性能更好。下面仿真了rate＝1/2跳频频点被干扰时，一级编译码和两级编译码的性能比较。采用的是k＝1440和k＝3072两种数据长度的结果，3072/6144-2stage是k＝3072，n＝6144，编译码级数是2级；3072/61441stage是k＝3072，n＝6144，编译码级数是1级。如图3所示，图3是1/2跳频频点被干扰时一级编译码和两级编译码的性能比较图。从图3可以看出使用两级ldpc编译码能够抵抗50％的跳频频点被干扰的情况。如图4所示，图4是无干扰下ldpc编译码速率为1/2时一级编译码和两级编译码的性能比较图，当不存在干扰时，两级译码性能也明显好于一级译码。所以两级编译码可以适应于各种环境，有无干扰都可以使得性能改善。
[0046]
由上述实施例可知hb满秩，所以有c＝(u，p)，根据h*c
t
＝0可得0＝ch
t
＝(u,p)[hahb]
t
＝uh
at
+ph
bt
，推导出p＝[h
b-1
ha]
t
u；这样第一级编码输出c1＝(u，p)，分别对u和p再次进行ldpc编码，第二级输出得到c2＝(u，p，p，p2)，其中p2就是当p作为信息序列时，相对p的校验符号序列。第二级编码实际上就是对c进行再次编码，拆解就是对u和p分别编码得到p和p2。这样当c2通过带有噪声的信道时得到c2’＝(u’，pt1’，pt2’，p2’)，由于pt1’和pt2’的原始信号一样，所以为了提高信号的抗噪声性能，采用c2’＝(u’，(pt1’+pt2’)/2，(pt1’+pt2’)/2，p2’)，这样在译码的时候就能够更好的抵抗噪声，通过仿真也提升了2dbc的性能。后续的译码算法一般采用软判译码算法主要包含bp算法及其简化形式，lp算法等。bp算法中消息的传递形式是对数似然比(llr)，在迭代过程中，每次在变量结点和校验结点分别按照和规则与tanh规则更新节点的信息。直至译码结束或者校验方程全满足。bp算法适用于各类信道，具有逼近香农限的优异性能，但校验节点的消息计算复杂度非常复杂。
[0047]
步骤s106，将最终编码输出数据进行译码，得到待传输数据。
[0048]
在一个示例中，如图2所示，将ldpc第二级编码输出1和ldpc第二级编码输出2通过信道进行传输，这里需要说明的是信道传输的信息量为4k；然后通过译码装置进行译码，得到ldpc第一级译码输入1和ldpc第一级译码输入2，然后再次对ldpc第一级译码输入1和ldpc第一级译码输入2进行译码，得到第一级译码输出1和第一级译码输出2，将第一级译码输出1和第一级译码输出2进行合并，成为ldpc第二级译码输入，最终输出ldpc第二级译码输出数据，这里即完成了整个编译码的工作，通过本技术所提供的方案，可以保证有50％的
数据被干扰时仍然能够进行纠错，还原初始数据。
[0049]
将最终编码输出数据进行译码，得到待传输数据，包括：将最终编码输出数据进行分组，得到第三编码数据和第四编码数据；分别对第三编码数据和第四编码数据进行译码，得到第三译码数据和第四译码数据；合并所述第三译码数据和第四译码数据，得到最终译码数据，最终译码数据为待传输数据。
[0050]
在一个示例中，如图2所示，第三编码数据为ldpc第一级译码输入1，第四编码数据为ldpc第一级译码输入2；分别对第三编码数据和第四编码数据进行译码，得到第三译码数据和第四译码数据可以理解为，第三译码数据即为第一级译码输出1，第四译码数据第一级译码输出2，合并第一级译码输出1和第一级译码输出2，得到ldpc第二级译码输入，即为最终译码数据，最终译码数据即为待传输数据。
[0051]
所述方法还包括：响应于接收端服务器发送的异常指令，将待传输数据按照预设条件进行插入零值，以使待传输数据的长度到达预设长度；根据ldpc码的码长和编码速率，构建第三校验矩阵；基于第三校验矩阵，对预设长度的待传输数据进行编码，得到第四编码输出数据；将第四编码输出数据进行译码，得到待传输数据。
[0052]
在一个示例中，当干扰过大时，误码率超过二级编译码所能纠错的范围时，接收端服务器会发送异常指令，异常指令为未接收到或者仅接收到部分数据时，接收端发出的指令，这里的接收端为无人机。当误码率超过二级编译码所能纠错的范围时，会采用插零值的方法进行抗干扰。如图5所示，图5是rate＝1/2的ldpc编译码同时间隔填充零值流程示意图。由图可知，在编码之前向信息块每隔离一个bit数据添加一个零(0)位bit信息。此后，可以对信息和零位混合块执行基于ldpc码的编码，由此可以生成包括奇偶校验块的码字，奇偶校验块是一种常用的校验方法，用于检测和纠正数据传输过程中的错误。奇偶校验块通常由奇偶校验码和数据块组成，奇偶校验码是一个二进制位，用于表示数据块中所有二进制位中1的个数的奇偶性(如果1的个数为偶数，则奇偶校验码为0，否则为1)。例如，对于一个8位数据块，如果其中有3个二进制位的值为1，则奇偶校验码为1，因为3是奇数。信息块和零位块可以对应于ldpc码的信息部分，并且奇偶校验块可以对应于ldpc码的奇偶校验部分。在信息传递中零位信息也进行传递，这种零位信息填充和传递不同于传统的信息块末尾添加零值，这种填充信息和信号信息充分交叉，均匀分布，有利于误码率的扩散，所以更有利于抵抗突发错误，此时就算次块有一半或者更多的信号被强干扰把信号污染，由于存在大量的已知信息，接收端仍然能够正确译码出正确的数据。加零值主要是将连续的错误进行拆分，将连续的错误拆分成单个错误，将单个错误分散到不同数据块中，然后按照一定的规则对这些数据块进行重新排列，使得在信道传输过程中可能出现的错误均匀地分布在各个数据块中，从而增加信道编码的纠错能力。
[0053]
将第四编码输出数据进行译码，得到待传输数据，包括：对第四编码输出数据进行译码，得到第四译码输出数据；剔除第四译码输出数据中的零值，得到最终输出数据，最终输出数据为待传输数据。
[0054]
在一个示例中，如图5所示，第一译码输出数据即为ldpc译码输出，将ldpc填充零值部分去除，即可得到最终输出数据，需要说明的是，本技术中所涉及到的译码方法都对应编码方法，不同的编码方法对应不同的译码方法，在此不再进行过多赘述。
[0055]
所述方法还包括：获取ldpc码的码长和编码速率；若编码速率为第二预设值，则将
待传输数据分组，得到第一块输入数据和第二块输入数据；分别对第一块输入数据和第二块输入数据进行编码，得到第一ldpc编码、第二ldpc编码、第三ldpc编码、第四ldpc编码及第五ldpc编码；分别对第一ldpc编码、第二ldpc编码、第三ldpc编码、第四ldpc编码及第五ldpc编码进行编码，得到第一二级ldpc编码、第二二级ldpc编码、第三二级ldpc编码、第四二级ldpc编码及第五二级ldpc编码；将第一二级ldpc编码、第二二级ldpc编码、第三二级ldpc编码、第四二级ldpc编码及第五二级ldpc编码分别进行译码，得到待传输数据。
[0056]
在一个示例中，如图6所示，图6是rate＝2/5的两级ldpc编译码，本专利不仅可以适应于rate＝1/2的编码速率，对于rate＝2/5的编码速率采用二级编译码也适用，具体方法可以参考步骤s101-步骤s106。需要说明的是，这里对ldpc一级编码块进行拆分时，并不是越多越好，因为ldpc码的复杂度较高，所以导致译码难度过高或译码是将过长，所以在进行编译码时，需要结合实际情况进行拆分，在此不再进行过多赘述。
[0057]
将第一二级ldpc编码、第二二级ldpc编码、第三二级ldpc编码、第四二级ldpc编码及第五二级ldpc编码分别进行译码，得到待传输数据，包括：分别对第一二级ldpc编码、第二二级ldpc编码、第三二级ldpc编码、第四二级ldpc编码及第五二级ldpc编码进行译码，得到ldpc第一块译码、ldpc第二块译码、ldpc第三块译码、ldpc第四块译码及ldpc第五块译码；将ldpc第一块译码、ldpc第二块译码及ldpc第三块译码合并，得到ldpc第二级译码输出块1；将ldpc第三块译码、ldpc第四块译码及ldpc第五块译码合并，得到ldpc第二级译码输出块2；结合ldpc第二级译码输出块1和ldpc第二级译码输出块2，得到最终输出块数据，最终输出块数据为待传输数据。
[0058]
在一个示例中，如图6所示，对五个ldpc二级编码进行译码，得到五个ldpc第一级译码，将五个ldpc第一级译码合并，便得到ldpc第二级译码输出数据块，从而完成译码。一般来说，进行编码时，对待传输数据先进行第一次编码，在第一次编码的基础上再进行第二次编码；而译码的过程则是将二次编码后的数据先进行一级译码，再将译码后的数据合并，便可以得到最终接收端所需要的数据。
[0059]
基于上述方法，本技术实施例还公开一种抗干扰装置。如图7所示，图7是本技术申请实施例提供的一种抗干扰装置的示意图。
[0060]
一种抗干扰装置，所述装置包括：获取模块1、构建模块2、编码模块3、分组模块4、发射模块5及译码模块6；其中，获取模块1用于获取ldpc码的码长和编码速率；构建模块2用于若编码速率为第一预设值，则根据码长和编码速率构建校验矩阵，校验矩阵包括第一校验矩阵和第二校验矩阵；编码模块3用于基于第一校验矩阵，将待传输数据进行编码，得到第一编码输出数据；编码模块3还用于基于第二校验矩阵，对第一编码数据和第二编码数据进行编码，得到第二编码输出数据和第三编码输出数据；分组模块4用于将第一编码输出数据进行分组，得到第一编码数据和第二编码数据；结合模块5用于结合第二编码输出数据和第三编码输出数据，得到最终编码输出数据；译码模块6用于将最终编码输出数据进行译码，得到待传输数据。
[0061]
需要说明的是：上述实施例提供的装置在实现其功能时，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将设备的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。另外，
上述实施例提供的装置和方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。
[0062]
本技术实施例中提供一种计算机可读存储介质，所述计算机可读存储介质存储有指令，当所述指令被执行时，执行上述实施例中一个或多个所述方法。
[0063]
下边以图8为例，对本技术示例中的电子设备结构示意图进行详细说明。
[0064]
为本技术实施例提供了一种电子设备的结构示意图。如图8所示，所述电子设备1000可以包括：至少一个处理器1001，至少一个网络接口1004，用户接口1003，存储器1005，至少一个通信总线1002。
[0065]
其中，通信总线1002用于实现这些组件之间的连接通信。
[0066]
其中，用户接口1003可以包括显示屏(display)、摄像头(camera)，可选用户接口1003还可以包括标准的有线接口、无线接口。
[0067]
其中，网络接口1004可选的可以包括标准的有线接口、无线接口(如wi-fi接口)。
[0068]
其中，处理器1001可以包括一个或者多个处理核心。处理器1001利用各种接口和线路连接整个服务器内的各个部分，通过运行或执行存储在存储器1005内的指令、程序、代码集或指令集，以及调用存储在存储器1005内的数据，执行服务器的各种功能和处理数据。可选的，处理器1001可以采用数字信号处理(digital signal processing，dsp)、现场可编程门阵列(field-programmable gate array，fpga)、可编程逻辑阵列(programmable logic array，pla)中的至少一种硬件形式来实现。处理器1001可集成中央处理器(central processing unit，cpu)、图像处理器(graphics processing unit，gpu)和调制解调器等中的一种或几种的组合。其中，cpu主要处理操作系统、用户界面和应用程序等；gpu用于负责显示屏所需要显示的内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到处理器1001中，单独通过一块芯片进行实现。
[0069]
其中，存储器1005可以包括随机存储器(random access memory，ram)，也可以包括只读存储器(read-only memory)。可选的，该存储器1005包括非瞬时性计算机可读介质(non-transitory computer-readable storage medium)。存储器1005可用于存储指令、程序、代码、代码集或指令集。存储器1005可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现上述各个方法实施例的指令等；存储数据区可存储上面各个方法实施例中涉及的数据等。存储器1005可选的还可以是至少一个位于远离前述处理器1001的存储装置。如图8所示，作为一种计算机存储介质的存储器1005中可以包括操作系统、网络通信模块、用户接口模块以及一种抗干扰方法的应用程序。
[0070]
在图8所示的电子设备1000中，用户接口1003主要用于为用户提供输入的接口，获取用户输入的数据；而处理器1001可以用于调用存储器1005中存储一种抗干扰方法的应用程序，当由一个或多个处理器执行时，使得电子设备执行如上述实施例中一个或多个所述的方法。
[0071]
一种电子设备可读存储介质，所述电子设备可读存储介质存储有指令。当由一个或多个处理器执行时，使得电子设备执行如上述实施例中一个或多个所述的方法。
[0072]
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本技术并不受所描述的动作顺序的限制，因为
依据本技术，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本技术所必需的。
[0073]
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
[0074]
在本技术所提供的几个实施例中，应该理解到，所披露的装置，可通过其他的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些服务接口，装置或单元的间接耦合或通信连接，可以是电性或其他的形式。
[0075]
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0076]
另外，在本技术各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0077]
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本技术各个实施例所述方法的全部或部分步骤。而前述的存储器包括：u盘、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
[0078]
以上所述者，仅为本公开的示例性实施例，不能以此限定本公开的范围。即但凡依本公开教导所作的等效变化与修饰，皆仍属本公开涵盖的范围内。本领域技术人员在考虑说明书及实践这里的公开后，将容易想到本公开的其它实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未记载的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的范围和精神由权利要求限定。

技术特征：
1.一种抗干扰方法，其特征在于，应用于服务器，所述方法包括：获取ldpc码的码长和编码速率；若所述编码速率为第一预设值，则根据所述码长和所述编码速率构建校验矩阵，所述校验矩阵包括第一校验矩阵和第二校验矩阵；基于所述第一校验矩阵，将待传输数据进行编码，得到第一编码输出数据；将所述第一编码输出数据进行分组，得到第一编码数据和第二编码数据；基于所述第二校验矩阵，对所述第一编码数据和所述第二编码数据进行编码，得到第二编码输出数据和第三编码输出数据；结合所述第二编码输出数据和所述第三编码输出数据，得到最终编码输出数据；将所述最终编码输出数据进行译码，得到所述待传输数据。2.根据权利要求1所述的一种抗干扰方法，其特征在于，所述将所述最终编码输出数据进行译码，得到所述待传输数据，包括：将所述最终编码输出数据进行分组，得到第三编码数据和第四编码数据；分别对所述第三编码数据和所述第四编码数据进行译码，得到第三译码数据和第四译码数据；合并所述第三译码数据和所述第四译码数据，得到最终译码数据，所述最终译码数据为所述待传输数据。3.根据权利要求1所述的一种抗干扰方法，其特征在于，所述方法还包括：响应于接收端服务器发送的异常指令，将所述待传输数据按照预设条件进行插入零值，以使所述待传输数据的长度到达预设长度；根据所述ldpc码的码长和编码速率，构建第三校验矩阵；基于所述第三校验矩阵，对所述预设长度的待传输数据进行编码，得到第四编码输出数据；将所述第四编码输出数据进行译码，得到所述待传输数据。4.根据权利要求3所述的一种抗干扰方法，其特征在于，所述将所述第四编码输出数据进行译码，得到所述待传输数据，包括：对所述第四编码输出数据进行译码，得到第四译码输出数据；剔除所述第四译码输出数据中的所述零值，得到最终输出数据，所述最终输出数据为所述待传输数据。5.根据权利要求1所述的一种抗干扰方法，其特征在于，所述方法还包括：获取所述ldpc码的码长和编码速率；若所述编码速率为第二预设值，则将所述待传输数据分组，得到第一块输入数据和第二块输入数据；分别对所述第一块输入数据和所述第二块输入数据进行编码，得到第一ldpc编码、第二ldpc编码、第三ldpc编码、第四ldpc编码及第五ldpc编码；分别对所述第一ldpc编码、所述第二ldpc编码、所述第三ldpc编码、所述第四ldpc编码及所述第五ldpc编码进行编码，得到第一二级ldpc编码、第二二级ldpc编码、第三二级ldpc编码、第四二级ldpc编码及第五二级ldpc编码；将所述第一二级ldpc编码、所述第二二级ldpc编码、所述第三二级ldpc编码、所述第四二级ldpc编码及所述第五二级ldpc编码分别进行译码，得到所述待传输数据。6.根据权利要求5所述的一种抗干扰方法，其特征在于，所述将所述第一二级ldpc编
码、所述第二二级ldpc编码、所述第三二级ldpc编码、所述第四二级ldpc编码及所述第五二级ldpc编码分别进行译码，得到所述待传输数据，包括：分别对所述第一二级ldpc编码、所述第二二级ldpc编码、所述第三二级ldpc编码、所述第四二级ldpc编码及所述第五二级ldpc编码进行译码，得到ldpc第一块译码、ldpc第二块译码、ldpc第三块译码、ldpc第四块译码及ldpc第五块译码；将所述ldpc第一块译码、所述ldpc第二块译码及所述ldpc第三块译码合并，得到ldpc第二级译码输出块1；将所述ldpc第三块译码、所述ldpc第四块译码及所述ldpc第五块译码合并，得到ldpc第二级译码输出块2；结合所述ldpc第二级译码输出块1和所述ldpc第二级译码输出块2，得到最终输出块数据，所述最终输出块数据为所述待传输数据。7.根据权利要求1所述的一种抗干扰方法，其特征在于，所述若所述编码速率为第一预设值，则根据所述码长和所述编码速率构建校验矩阵，所述校验矩阵包括第一校验矩阵和第二校验矩阵，包括：所述根据ldpc码的码长和编码速率，得到所述第一校验矩阵；根据所述第一检验矩阵和所述ldpc编码速率，得到所述第二校验矩阵；结合所述第一校验矩阵和所述第二校验矩阵，得到所述校验矩阵，所述校验矩阵为h＝[h
a
，h
b
]；其中，h
a
为第一校验矩阵，h
b
为所述第二校验矩阵。8.一种抗干扰装置，其特征在于，所述装置包括：获取模块(1)、构建模块(2)、编码模块(3)、分组模块(4)、发射模块(5)及译码模块(6)；其中，所述获取模块(1)用于获取ldpc码的码长和编码速率；所述构建模块(2)用于若所述编码速率为第一预设值，则根据所述码长和所述编码速率构建校验矩阵，所述校验矩阵包括第一校验矩阵和第二校验矩阵；所述编码模块(3)用于基于所述第一校验矩阵，将待传输数据进行编码，得到第一编码输出数据；所述编码模块(3)还用于基于所述第二校验矩阵，对所述第一编码数据和所述第二编码数据进行编码，得到第二编码输出数据和第三编码输出数据；所述分组模块(4)用于将所述第一编码输出数据进行分组，得到第一编码数据和第二编码数据；所述结合模块(5)用于结合所述第二编码输出数据和所述第三编码输出数据，得到最终编码输出数据；所述译码模块(6)用于将所述最终编码输出数据进行译码，得到所述待传输数据。9.一种电子设备，其特征在于，包括处理器、存储器、用户接口及网络接口，所述存储器用于存储指令，所述用户接口和网络接口用于给其他设备通信，所述处理器用于执行所述存储器中存储的指令，以使所述电子设备执行如权利要求1-7任意一项所述的方法。10.一种计算机可读存储介质，其特征在于，存储有能够被处理器加载并执行如权利要求1-7任意一项所述的方法的计算机程序。

技术总结
本申请涉及一种抗干扰方法、装置、设备及存储介质，所述方法包括：获取LDPC码的码长和编码速率；若所述编码速率为第一预设值，则根据码长和编码速率构建校验矩阵，校验矩阵包括第一校验矩阵和第二校验矩阵；将待传输数据进行编码，得到第一编码输出数据；将第一编码输出数据进行分组，得到第一编码数据和第二编码数据；对第一编码数据和第二编码数据进行编码，得到第二编码输出数据和第三编码输出数据；结合第二编码输出数据和第三编码输出数据，得到最终编码输出数据。本申请具有的技术效果是：用于数据在传输过程中存在过大干扰时，差错仍可以被纠正，最终使得接收端可以接收到原始数据。收到原始数据。收到原始数据。


技术研发人员：熊军 熊承扬 马杰 陈玉凤 孙作亮
受保护的技术使用者：北京睿信丰科技有限公司
技术研发日：2023.04.25
技术公布日：2023/8/9