记忆体装置及其操作方法与流程

1.本揭露的一实施例是关于一种记忆体装置及其操作方法，特别是关于一种具有写入辅助电路的记忆体装置及其操作方法。


背景技术：

2.记忆体是电子装置中一个重要的部件，而在设计记忆体装置，尤其在移动电子装置中，降低写入操作及/或读取操作中的能量消耗已是关键的议题。解决这样的挑战的一些方法遇到大量面积的损失或额外的驱动电源设计的问题。


技术实现要素：

3.根据本揭露的一实施例，提供一种记忆体装置。记忆体装置包含记忆体单元以及第一写入辅助电路。记忆体单元以第一供应电压及第二供应电压操作，第二供应电压不同于第一供应电压。第一写入辅助电路包含第一写入辅助开关及第二写入辅助开关，第一写入辅助开关及第二写入辅助开关通过第一数据线耦接记忆体单元。在对记忆体单元执行写入具有第一逻辑值的数据的写入操作中，当第二写入辅助开关关断时，第一写入辅助开关响应于第一控制信号传输第一供应电压至第一数据线。第一控制信号在第一写入辅助开关的控制端子被接收且具有第二供应电压的电压位准。
4.根据本揭露的一实施例，提供一种记忆体装置的操作方法。操作方法包含:根据读取致能信号及写入至记忆体单元的数据的逻辑值产生第一控制信号、第二控制信号、第三控制信号和第四控制信号；在具有第一逻辑值的数据的写入操作中，通过响应于第一控制信号导通第一写入辅助开关充电第一数据线以使第一数据线具有第一电压的电压位准，及通过响应于第二控制信号导通第二写入辅助开关将第二数据线放电以使第二数据线具有第二电压的电压位准；以及在数据具有相异于第一逻辑值的第二逻辑值的写入操作中，通过响应于第三控制信号导通第三写入辅助开关对第一数据线进行放电以具有第二电压的电压位准及通过响应于第四控制信号导通第四写入辅助开关对第二数据线进行充电以具有第一电压的电压位准。记忆体单元耦接在第一数据线上的第一节点和第二数据线的第二节点之间，第一数据线是在写入驱动电路与第一写入辅助开关及第三写入辅助开关之间，第二数据线是在写入驱动电路与第二写入辅助开关及第四写入辅助开关之间。
5.根据本揭露的一实施例，提供一种记忆体装置。记忆体装置包含多个记忆体单元、多个第一写入辅助电路和第二写入辅助电路对。多个记忆体单元设置在多个记忆体列中。多个第一写入辅助电路和第二写入辅助电路对中的每一对设置在多个记忆体列中的一者之中。在多个第一写入辅助电路对和第二写入辅助电路对中的每一对之中的第一写入辅助电路包含耦接第一数据线的第一p型晶体管及耦接第一数据线的第一n型晶体管。在多个第一写入辅助电路和第二写入辅助电路对中的每一对之中的第二写入辅助电路包含耦接至第二数据线的第二p型晶体管及耦接至第二数据线的第二n型晶体管。第一数据线和第二数据线是耦接至多个记忆体单元中的一者的一对互补数据线而此记忆体单元是在多个记忆
体列中的一对应的记忆体列中。在对多个记忆体单元中的一单元的写入操作中，耦接此单元的第一p型晶体管和第二p型晶体管中的一被选者导通以传输第一供应电压至此单元。耦接此单元的第一n型晶体管及第二n型晶体管中的一被选者导通以传输不同于第一供应电压的第二供应电压至此单元。
附图说明
6.当结合随附附图阅读时，将自下文的详细描述最佳地理解本揭露的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。
7.图1是根据一些实施例绘示的记忆体装置的一个示意图；
8.图2是根据一些实施例绘示的控制电路的一个示意图；
9.图3根据一些实施例绘示图1中的记忆体装置在写入操作中的信号及电压的波型的一个示意图；
10.图4根据一些实施例绘示图1中的记忆体装置在写入操作中的信号及电压的波型的一个示意图；
11.图5是根据一些实施例绘示的控制方法的一个流程图；以及
12.图6是根据一些实施例绘示对应图1的记忆体装置的一个示意图。
13.【符号说明】
14.100:记忆体装置
15.110:写入辅助电路
16.111:写入辅助开关
17.112:写入辅助开关
18.120:写入辅助电路
19.121:写入辅助开关
20.122:写入辅助开关
21.130:记忆体单元
22.141:写入开关
23.142:写入开关
24.150:写入驱动电路
25.151:写入驱动器
26.152:写入驱动器
27.bl:数据线
28.blb:数据线
29.cn1:控制信号
30.cn2:控制信号
31.cp1:控制信号
32.cp2:控制信号
33.d:数据
34.db:数据
35.n1-n6:n型晶体管
36.nd1-nd3:节点
37.p1-p4:p型晶体管
38.q:节点
39.qb:节点
40.reb:反向读取致能信号
41.vdd:供应电压
42.vss:供应电压
43.wl:字元线
44.200:控制电路
45.210:反向器
46.220:反向器
47.230:与非门
48.240:与非门
49.250:传输门
50.260:传输门
51.re:读取致能信号
52.v0,v1:电压
53.t1-t10:时间
54.500:控制方法
55.510-520:操作
56.530a-530b:操作
57.540a-540b:操作
58.161:开关
59.162:开关
60.170:写入辅助电路对
61.cl:控制线
62.col[1],col[n]:记忆体列
[0063]
end_a,end_b:端
[0064]
wl[0],wl[m]:字元线
具体实施方式
[0065]
以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本揭露的一实施例。当然，这些仅为实例且不欲为限制性。举例而言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包含以直接接触形成第一特征与第二特征的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本揭露可在各实例中重复元件符号及/或字母。此重复是出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
[0066]
在本揭露的一实施例中使用的术语通常具有本领域及在使用每一术语的特定上下文中的普通意义。在本揭露中使用示例，包括本文讨论的任何术语的示例，仅为说明性的，绝不限制本揭露的一实施例或任何示例性术语的范围及意义。同样，本揭露的一实施例不限于本揭露中给定的各种实施例。
[0067]
在此所用的术语“包含”、“具有”等应理解为开放式的，换言之，表示包含但不限于。
[0068]
本揭露中所有的“一实施例”或“一些实施例”表示和实施例有关的特定特征、结构或实施方式包含在本揭露的至少一实施例中。因此在本文各处使用片语“在一实施例中”或“在一些实施例中”并不都指向相同实施例。此外，特定特征、结构或实施方式可以任何合适的方式在一或多个实施例中结合。
[0069]
更进一步，为了便于描述，本文中可以使用诸如“在...下方”、“在...下”、“下方”、“在...上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的定向之外，空间相对术语意在涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语亦可被相应地解释。如本文所使用，术语“及/或”包括一或多个相关联的所列项目的任何及所有组合。
[0070]
如本文所用，“大约”、“约”、“近似”或“基本上”应通常指给定值或范围的任何近似值，其中其取决于所涉及的各种领域而变化，并且其范畴应与本领域技术人员所理解的最广泛解释相一致，以涵盖所有该些修改及类似的结构。在一些实施例中，它通常应指给定值或范围的百分之二十以内，优选地为百分之十以内，更优选地为百分之五以内。本文给定的数值为近似的，意味着若未明确说明，则可以推断出术语“大约”、“约”、“近似”或“基本上”，或者意味着其他近似值。
[0071]
现参考图1。图1是根据一些实施例绘示的记忆体装置100的一个示意图。如图1所示，记忆体装置100包含写入辅助电路110及120、记忆体单元130、写入开关141及142以及写入驱动电路150。说明而言，记忆体单元130耦接在数据线bl上的节点nd1及数据线blb上的节点nd2之间，其中数据线bl及blb是一对互补数据线。在一些实施例中，数据线bl及blb是位元线。节点nd1是在写入辅助电路110及写入开关141之间，而写入开关141进一步耦接写入驱动电路150的写入驱动器151。相同地，节点nd2是在写入辅助电路120及写入开关142之间，而写入开关142进一步耦接写入驱动电路150的写入驱动器152。换言之，写入开关141至142分别耦接在写入辅助电路110至120及写入驱动电路150之间。
[0072]
如图1所绘示，写入辅助电路110包含写入辅助开关111及112。说明而言，写入辅助开关111具有耦接提供供应电压vdd的电压端子(在此指电压端子vdd)的第一端子以及耦接数据线bl的第二端子。写入辅助开关112具有耦接提供供应电压vss的电压端子(在此指电压端子vss)的第一端子以及耦接数据线bl的第二端子。在一些实施例中，写入辅助开关111包含p型晶体管p1，p型晶体管p1具有用以作为写入辅助开关111的第一端子的源极端子、用以作为写入辅助开关111的第二端子的漏极端子以及用以接收控制信号cp1的控制端子。写入辅助开关112包含n型晶体管n1，n型晶体管n1具有用以作为写入辅助开关112的第一端子的源极端子、用以作为写入辅助开关112的第二端子的漏极端子以及用以接收控制信号cn1的控制端子。
[0073]
相同地，写入辅助电路120包含写入辅助开关121及122。说明而言，写入辅助开关121具有耦接电压端子vdd的第一端子及耦接数据线blb的第二端子。写入辅助开关122具有耦接电压端子vss的第一端子以及耦接数据线blb的第二端子。在一些实施例中，写入辅助开关121包含p型晶体管p2，p型晶体管p2具有用以作为写入辅助开关121的第一端子的源极端子、用以作为写入辅助开关121的第二端子的漏极端子以及用以接收控制信号cp2的控制端子。写入辅助开关122包含n型晶体管n2，n型晶体管n2具有用以作为写入辅助开关122的第一端子的源极端子、用以作为写入辅助开关122的第二端子的漏极端子以及用以接收控制信号cn2的控制端子。
[0074]
在一些实施例中，记忆体单元130用以以供应电压vdd及vss操作。在一些实施例中，供应电压vdd及vss相异于彼此。在不同的实施例中，供应电压vss具有接地电压位准。记忆体单元130包含具有晶体管p3-p4及晶体管n3-n6的静态随机存取记忆体(static random access memory，sram)单元。晶体管p3及n3用以作为反向器，此反向器与晶体管p4及n4用以作为反向器交叉耦合。具体而言，晶体管p3-p4的源极端子耦接电压端子vdd，晶体管n3-n4的源极端子耦接电压端子vss。晶体管p3及n3的栅极端子耦接晶体管p4及n4的漏极端子并且在耦接晶体管n6在节点qb的漏极端子。晶体管p4及n4的栅极端子耦接晶体管p3及n3的漏极端子并且在耦接晶体管n6在节点q的漏极端子。晶体管n5-n6的源极端子分别耦接节点nd1及节点nd2，n5-n6的栅极端子耦接字元线wl以接收字元线信号来切换(switch)晶体管n5-n6。
[0075]
说明而言，写入驱动电路150包含写入驱动器151及152。在一些实施例中，以反向器实现写入驱动器151-152。例如，通过反转反向数据db以产生数据d，接着写入驱动器151传输数据d至数据线bl。相同地，通过反转数据d以产生反向数据db，接着写入驱动器151传输数据db至数据线blb。
[0076]
图1是为了说明的目的而配置。不同的实施方式亦属于本揭露的范畴。举例而言，在一些实施例中，记忆体单元130包含sram单元以外的其他类型的记忆体单元。
[0077]
现参考图2。图2是根据一些实施例绘示的控制电路200的一个示意图。在一些实施例中，控制电路200用以根据读取致能信号re及写入记忆体单元130的数据d的逻辑值产生图1中的控制信号cp1、cp2、cn1及cn2。具体而言，如图2所示，控制电路200包含逻辑电路如反向器210及220、与非门230及240以及传输门250及260。在一些实施例中，反向器210及220、与非门230及240以及传输门250及260是包含在操作于和记忆体装置100相同的电压域中的控制电路200。
[0078]
在一些实施例中，反向器210用以通过反转读取致能信号re产生反向读取致能信号reb。反向器220用以基于数据d产生反向数据db。
[0079]
与非门230用以根据反向读取致能信号reb及数据d产生控制信号cp1。据此，控制信号cp1具有逻辑值与非门240用以根据反向读取致能信号reb及数据db产生控制信号cp2。据此，控制信号cp1具有逻辑值
[0080]
传输门250用以根据读取致能信号re、反向读取致能信号reb及反向数据db产生控制信号cn1。据此，控制信号cn1具有逻辑值(reb∩db)。传输门260用以根据读取致能信号re、反向读取致能信号reb及数据d产生控制信号cn2。据此，控制信号cn2具有逻辑值(reb∩
d)。
[0081]
在一些实施例中，读取致能信号re和记忆体单元130的操作相关。例如，在对记忆体130的写入操作中，读取致能信号re具有低逻辑值，而在对记忆体130的读取操作中，读取致能信号re具有高逻辑值。据此，控制信号cp1、cp2、cn1及cn2、读取致能信号reb及re、数据d以及反向数据db的逻辑值总结如以下表格i：
[0082][0083]
表格i：在读取操作及写入操作中，控制信号cp1、cp2、cn1及cn2、读取致能信号reb及re、数据d以及反向数据db的逻辑值
[0084]
图2是为了说明的目的而配置。不同的实施方式亦属于本揭露的范畴。举例而言，在一些实施例中，控制电路200包含其他可以根据读取致能信号re及数据d产生控制信号cp1-cp2及cn1-cn2的逻辑电路。
[0085]
一并参考图1及图2，在一些实施例中，在对记忆体单元130的读取操作中，读取致能信号re用以具有高逻辑值(例如“1”)，而反向读取致能信号reb因此具有低逻辑值(例如“0”)。相应地，控制信号cp1及cp2具有高逻辑值以关断晶体管p1及p2，以及控制信号cn1及cn2为浮动的以关断晶体管n1及n2。在一些实施例中，具有高逻辑值的信号，如控制信号cp1及cp2，是指具有供应电压vdd的电压位准。此外，响应于具有低逻辑值(指供应电压vss的电压位准)的反向读取致能信号reb，图1中的写入开关141-142关断以使节点nd1及nd2与写入驱动电路150断开连接。
[0086]
进一步参考图3。根据本揭露的一些实施例，图3是图1中的记忆体装置100在写入操作中的信号及电压的波型的一个示意图。
[0087]
一并参考图1至图3以及表格i，在对记忆体单元130写入具有高逻辑值(“1”)的数据d的写入操作中，当写入开关141-142响应于具有高逻辑值的反向读取致能信号reb导通时，写入驱动电路150用以通过写入驱动器151及数据线bl传输数据d至记忆体单元130以及通过驱动器152及数据线blb传输数据db至记忆体单元130。
[0088]
此外，对于写入辅助电路110，当写入辅助开关112用以响应于具有低逻辑值及供应电压vss的电压位准的控制信号cn1关断时，写入辅助开关111用以响应于具有低逻辑值及供应电压vss的电压位准的控制信号cp1传输供应电压vdd至数据线bl。另外，对于写入辅助电路120，当写入辅助开关122用以响应于具有高逻辑值及供应电压vdd的电压位准的控制信号cn2传输供应电压vss至数据线blb时，写入辅助开关121用以响应于具有高逻辑值及供应电压vdd的电压位准的控制信号cp2关断。
[0089]
具体而言，参考图3，在时间t1，记忆体单元130的操作被切换为写入操作且反向读取致能信号reb的电压位准开始自电压v0(例如，供应电压vss)上升至电压v1(例如，电压vdd)。
[0090]
在时间t2，响应于反向读取致能信号reb增加，在控制信号cn2自电压v0改变至电
压v1时，控制信号cp1自电压v1改变至电压v0。因此，如图1所示，响应于控制信号cp1及c2，写入辅助开关111中的晶体管p1及写入辅助开关122中的晶体管n2被逐渐地导通。
[0091]
在时间t3，写入辅助开关111被导通以通过传输供应电压vdd对数据线bl充电至具有对应高逻辑值“1”的电压位准，并且写入辅助开关122被导通以通过传输供应电压vss对数据线blb放电至具有对应低逻辑值“0”的电压位准。因此，数据线blb的电压下降。
[0092]
在时间t4之后，数据线bl及blb的电压位准已稳定。在时间t5，为着导通晶体管n5-n6以耦接记忆体单元130至数据线bl及blb，字元线wl的电压位准自电压v0增加至电压v1。
[0093]
在时间t6至时间t7之间，响应于晶体管n5-n6导通，节点q的电压位准开始由数据线bl充电并上升，同时节点qb的电压位准开始由数据线blb放电并下降。
[0094]
在时间t7，节点q具有对应高逻辑值“1”的电压位准且节点qb具有对应低逻辑值“0”的电压位准。因此，由于节点q的逻辑值代表储存在记忆体单元130的数据，数据d被写入记忆体单元130。
[0095]
在时间t8，为着关断晶体管n5-n6以断开记忆体单元130与数据线bl及blb间的连接，字元线wl的电压位准自电压v1下降至电压v0。
[0096]
在时间t9，反向读取致能信号reb的电压位准自电压v1下降至电压v0以关断写入开关141-142并改变控制信号cp1及cn2。
[0097]
在时间t10，响应于反向读取致能信号reb下降，控制信号cp1自电压v0改变至电压v1，同时控制信号cn2自电压v1改变至电压v0。因此，响应于控制信号cp1及cn2，写入辅助开关111中的晶体管p1及写入辅助开关122中的晶体管n2被逐渐地关断。
[0098]
进一步参考图4。根据本揭露的一些实施例，图4是图1中的记忆体装置100在写入操作中的信号及电压的波型的一个示意图。
[0099]
相比于图3，如图4所示在对记忆体单元130写入具有低逻辑值「0」的数据d的写入操作中，响应于反向读取致能信号reb，在时间t2，控制信号cp2自电压v1改变至电压v0，同时控制信号cn1自电压v0改变至电压v1。因此，如图1所示，响应于控制信号c2及cn1，写入辅助开关121中的晶体管p2以及写入辅助开关112中的晶体管n1被逐渐地导通。
[0100]
在时间t3，写入辅助开关121被导通以通过传输供应电压vdd对数据线blb充电至具有对应高逻辑值“1”的电压位准，并且写入辅助开关112被导通以通过传输供应电压vss对数据线bl放电至具有对应低逻辑值“0”的电压位准。因此，数据线bl的电压下降。
[0101]
在时间t4之后，数据线bl及blb的电压位准已稳定。在时间t5，为着导通晶体管n5-n6以耦接记忆体单元130至数据线bl及blb，字元线wl的电压位准自电压v0增加至电压v1。
[0102]
在时间t6至时间t7之间，响应于晶体管n5-n6导通，节点qb的电压位准开始由数据线blb充电并上升，同时节点q的电压位准开始由数据线bl放电并下降。
[0103]
在时间t7，节点qb具有对应高逻辑值“1”的电压位准且节点q具有对应低逻辑值“0”的电压位准。因此，由于节点qb的逻辑值代表储存在记忆体单元130的数据，具有低逻辑值的数据d被写入记忆体单元130。
[0104]
在时间t8，为着关断晶体管n5-n6以断开记忆体单元130与数据线bl及blb间的连接，字元线wl的电压位准自电压v1下降至电压v0。
[0105]
在时间t9，反向读取致能信号reb的电压位准自电压v1下降至电压v0以关断写入开关141-142并改变控制信号cp2及cn1。
[0106]
在时间t10，响应于反向读取致能信号reb下降，控制信号cp2自电压v0改变至电压v1，同时控制信号cn1自电压v1改变至电压v0。因此，响应于控制信号cp2及cn1，写入辅助开关121中的晶体管p2及写入辅助开关112中的晶体管n1被逐渐地关断。
[0107]
在一些方法中，双写入驱动电路被使用以减少记忆体单元在写入操作中有效的位元线电阻值而造成不被乐见的高额设计制造费用。而在一些其他的方法中，包含为着减少有效字元线电组的自适应双位元线的方案需要至少两个n型场效晶体管开关，其中高于供应(操作)电压vdd的栅极偏压被施加在n型场效晶体管开关的栅极端子上。换言之，需要复杂的电源供应配置以及包含额外的电源消耗。
[0108]
以本揭露的一实施例的方式配置，通过使用两个p型晶体管及n型晶体管对以对两个互补的数据线(位元线)充电及放电，数据线bl及blb中的每一者对于记忆体单元的有效电阻值(effective resistance，erbl)可表示为下方的等式(1):
[0109][0110]
其中rbl代表数据线的电阻值，例如bl；α代表数据线bl上自如图1所示节点nd3至节点nd1的一第一长度的比率；(1-α)代表数据线bl上自节点nd1至写入开关(例如141)的一第二长度的比率。因此，在写入操作中对于记忆体单元130的有效电阻值erbl被降低且小于电阻值rbl。因此，本揭露的一实施例的写入速度及电源消耗相较于一些方法又所改善。
[0111]
现参考图5。图5是根据本揭露的一些实施例绘示的控制方法500的一个流程图。应当理解，可以在图5所示的程序之前、之中及之后提供额外的操作，且为着所述方法的额外的实施例，一些以下所述的操作可已被取代或是去除。所述操作/程序的顺序是可变换的。在所有绘示的实施例及不同视角中，相同的标号用以指示相同的元件。控制方法500包含以下所述参考图1中的记忆体装置100及图2至图4中的实施例的操作510-520、530a-530b以及540a-540b。
[0112]
在操作510中，执行对记忆体装置100中的记忆体单元130的写入操作。在一些实施例中，产生具有低逻辑值的读取致能信号re。
[0113]
在一些实施例中，控制方法500还包含操作:根据读取致能信号re产生反向读取致能信号reb，以及通过响应于反向读取致能信号reb导通写入开关141，自写入驱动电路150传输数据d至数据线bl。写入开关141耦接在写入驱动电路150及节点nd1之间。在一些实施例中，控制方法500还包含操作:通过响应于反向读取致能信号reb导通写入开关142，自写入驱动电路150传输反向数据db至数据线blb。写入开关142耦接在写入驱动电路150及节点nd2之间。
[0114]
在操作520中，判断写入操作要将储存在记忆体单元130的数据自具有逻辑“0”改变为具有逻辑“1”(例如，对记忆体单元130写入具有逻辑“1”的数据d)或自具有逻辑“1”改变为具有逻辑“0”(例如，对记忆体单元130写入具有逻辑“0”的数据d)。响应于此判断，当判断对记忆体单元130写入具有逻辑“1”的数据d时，执行操作530a-530b。相反地，当判断对记忆体单元130写入具有逻辑“0”的数据d时，执行操作540a-540b。
[0115]
在一些实施例中，控制方法500还包含操作:根据读取致能信号re以及将写入记忆体单元130的数据d的逻辑值产生控制信号cp1-cp2及cn1-cn2。如图2所示，产生控制信号cp1-cp2、cn1-cn2还包含通过与非门230根据反向读取致能信号reb及数据d产生控制信号
cp1；根据读取致能信号re、反向读取致能信号reb及反向数据db通过传输门250产生控制信号cn1；根据读取致能信号re、反向读取致能信号reb及数据d通过传输门260产生控制信号cn2；以及根据反向读取致能信号reb及反向数据db通过与非门240产生控制信号cp2。
[0116]
参考图5，在操作530a，在对记忆体单元130写入具有高逻辑值的数据d的实施例中，产生具有低逻辑值的控制信号cp1、cn1以及具有高逻辑值的控制信号cp2、cn2。
[0117]
在操作530b中，借着响应于控制信号cp1导通写入辅助开关111、响应于控制信号cn2导通写入辅助开关122以及响应于控制信号cn1进一步关断写入辅助开关112、响应于控制信号cp2进一步关断写入辅助开关121，对数据线bl充电至具有供应电压vdd(对应至高逻辑值)的电压位准以及对数据线blb放电至具有供应电压vss(对应至低逻辑值)的电压位准。在一些实施例中，控制方法500还包含操作:当写入辅助开关111及122导通时关断写入辅助开关112及121。
[0118]
在对记忆体130写入具有低逻辑值的数据d的实施例中，在操作540a，产生具有高逻辑值的控制信号cp1、cn1以及具有低逻辑值的控制信号cp2、cn2。
[0119]
在操作540b中，借着响应于控制信号cp2导通写入辅助开关121、响应于控制信号cn1导通写入辅助开关112以及响应于控制信号cp1进一步关断写入辅助开关111、响应于控制信号cn2进一步关断写入辅助开关122，对数据线bl放电至具有供应电压vss(对应至低逻辑值)的电压位准以及对数据线bl充电至具有供应电压vdd(对应至高逻辑值)的电压位准。
[0120]
现参考图6，图6是根据一些实施例绘示对应图1的记忆体装置100的一个示意图。为了易于理解，对应于图1至图5中的实施例，以相同的标号指示图6中相似的元件。简要起见，省略在上文中详细讨论过的相似元件的特定操作。
[0121]
如图6所示，记忆体装置100还包含排列为n个记忆体列col[1]-col[n]的记忆体单元130以及多个写入辅助电路110-120的写入辅助电路对170。说明而言，每个写入辅助电路110-120的写入辅助电路对170设置在一个记忆体列中。换言之，辅助电路110-120的写入辅助电路对中的每一对耦接记忆体列col[1]-col[n]中的一对应列的数据线bl及blb。
[0122]
此外，在图6的实施例中，写入驱动电路150设置在记忆体列col[1]-col[n](中的一列)的一端end_b，并且写入辅助电路110-120的写入辅助电路对170在记忆体列col[1]-col[n](中的一列)相对于所述端end_b的另一端end_a。
[0123]
在写入具有逻辑“1”的数据d的写入操作中，举例而言，作为所选的p型晶体管的晶体管p1被导通以通过数据线bl传输供应电压vdd至耦接晶体管p1的记忆体单元130，以及作为所选的n型晶体管的晶体管n2被导通以通过数据线blb传输供应电压vss至耦接晶体管n2的记忆体单元130。
[0124]
基于上述内容，本揭露的一实施例的记忆体装置在记忆体装置中使用包含被选择地导通的一个p型晶体管及一个n型晶体管的写入辅助电路以使写入操作稳定以及进一步降低耦接写入辅助电路的互补数据线对的有效电阻值。因此，归功于降低的电阻值，本揭露的一实施例的记忆体装置的写入操作容量因而得到改进。
[0125]
在一些实施例中，本揭露的一实施例提供一种记忆体装置。记忆体装置包含记忆体单元以及第一写入辅助电路。记忆体单元以第一供应电压及第二供应电压操作，第二供应电压不同于第一供应电压。第一写入辅助电路包含第一写入辅助开关及第二写入辅助开关，第一写入辅助开关及第二写入辅助开关通过第一数据线耦接记忆体单元。在对记忆体
单元执行写入具有第一逻辑值的数据的写入操作中，当第二写入辅助开关关断时，第一写入辅助开关响应于第一控制信号传输第一供应电压至第一数据线。第一控制信号在第一写入辅助开关的控制端子被接收且具有第二供应电压的电压位准。
[0126]
在一些实施例中，第一写入辅助开关包含第一导电类型的第一晶体管且第二写入辅助开关包含相异于第一导电类型的第二导电类型的第二晶体管。
[0127]
在一些实施例中，第一写入辅助开关具有耦接第一数据线的第一端子以及耦接提供第一供应电压的第一电压端子的第二端子。第二写入辅助开关具有耦接第一数据线的第一端子及耦接提供第二供应电压的第二电压端子的第二端子。
[0128]
在一些实施例中，在对记忆体单元执行写入具有相异于第一逻辑值的第二逻辑值的数据的写入操作中，当第一写入辅助开关关断时，第二写入辅助开关导通以响应于第二控制信号传输第二供应电压至第一数据线，第二控制信号在第二写入辅助开关的控制端子被接收且具有第一供应电压的电压位准。
[0129]
在一些实施例中，记忆体装置还包含控制电路。控制电路根据读取致能信号及数据的逻辑值产生第一控制信号及第二控制信号。在记忆体单元的读取操作中，读取致能信号具有高逻辑值，第一控制信号具有为着关断第一写入辅助开关的高逻辑值，且第二控制信号具有为着关断第二写入辅助开关的低逻辑值。
[0130]
在一些实施例中，记忆体装置还包含第二写入辅助电路。第二写入辅助电路包含第三写入辅助开关及第四写入辅助开关。第三写入辅助开关及第四写入辅助开关通过第二数据线耦接记忆体单元。第二数据线是第一数据线的互补数据线。在对记忆体单元执行写入具有第一逻辑值的数据的写入操作中，当第四写入辅助开关关断时，第三写入辅助开关响应于第二控制信号传输第二供应电压至第二数据线，第二控制信号具有第一供应电压的电压位准。
[0131]
在一些实施例中，记忆体装置还包含控制电路。控制电路根据读取致能信号及数据的逻辑值产生第一控制信号和第二控制信号。在对记忆体单元执行写入具有第一逻辑值的数据的写入操作中，读取致能信号具有相异于第一逻辑值的第二逻辑值，第一控制信号具有第二逻辑值，且第二控制信号具有第一逻辑值。
[0132]
在一些实施例中，在对记忆体单元执行写入具有第二逻辑值的数据的写入操作中，当第三写入辅助开关关断时，第四写入辅助开关响应于具有第二逻辑值的第三控制信号传输第一供应电压至第二数据线。
[0133]
在一些实施例中，记忆体装置还包含写入驱动电路。写入驱动电路通过第一数据线传输数据至记忆体单元。记忆体单元耦接在写入驱动电路和第一写入辅助电路之间。
[0134]
在一些实施例中，本揭露的一实施例提供一种方法，方法包含:根据读取致能信号及写入至记忆体单元的数据的逻辑值产生第一控制信号、第二控制信号、第三控制信号和第四控制信号；在具有第一逻辑值的数据的写入操作中，通过响应于第一控制信号导通第一写入辅助开关充电第一数据线以使第一数据线具有第一电压的电压位准，及通过响应于第二控制信号导通第二写入辅助开关将第二数据线放电以使第二数据线具有第二电压的电压位准；以及在数据具有相异于第一逻辑值的第二逻辑值的写入操作中，通过响应于第三控制信号导通第三写入辅助开关对第一数据线进行放电以具有第二电压的电压位准及通过响应于第四控制信号导通第四写入辅助开关对第二数据线进行充电以具有第一电压
的电压位准。记忆体单元耦接在第一数据线上的第一节点和第二数据线的第二节点之间，第一数据线是在写入驱动电路与第一写入辅助开关及第三写入辅助开关之间，第二数据线是在写入驱动电路与第二写入辅助开关及第四写入辅助开关之间。
[0135]
在一些实施例中，方法还包含:产生反向读取致能信号及产生反向数据，产生第一控制信号、第二控制信号、第三控制信号及第四控制信号包含：通过第一与非门根据反向读取致能信号及数据产生第一控制信号；通过第一传输门根据读取致能信号、反向读取致能信号及反向数据产生第三控制信号。
[0136]
在一些实施例中，产生第一控制信号、第二控制信号、第三控制信号及第四控制信号还包含:通过第二传输门根据读取致能信号、反向读取致能信号及数据产生第二控制信号；通过第二与非门根据反向读取致能信号及反向数据产生第四控制信号。
[0137]
在一些实施例中，方法还包含:当第一写入辅助开关及第二写入辅助开关导通时，关断第三写入辅助开关及第四写入辅助开关。
[0138]
在一些实施例中，方法还包含:在对储存于记忆体单元的数据的读取操作中，关断第一写入辅助开关、第二写入辅助开关、第三写入辅助开关及第四写入辅助开关。
[0139]
在一些实施例中，方法还包含:根据读取致能信号产生反向读取致能信号；通过响应于反向读取致能信号导通第一写入开关，自写入驱动电路传输数据至第一数据线，其中第一写入开关耦接在写入驱动电路和第一节点之间。
[0140]
在一些实施例中，方法还包含:通过响应于反向读取致能信号导通第二写入开关，自写入驱动电路传输反向数据至第二数据线，其中第二写入开关耦接在写入驱动电路和第二节点之间。
[0141]
在一些实施例中，本揭露的一实施例提供一种记忆体装置。记忆体装置包含多个记忆体单元、多个第一写入辅助电路和第二写入辅助电路对。多个记忆体单元设置在多个记忆体列中。多个第一写入辅助电路和第二写入辅助电路对中的每一对设置在多个记忆体列中的一者之中。在多个第一写入辅助电路对和第二写入辅助电路对中的每一对之中的第一写入辅助电路包含耦接第一数据线的第一p型晶体管及耦接第一数据线的第一n型晶体管。在多个第一写入辅助电路和第二写入辅助电路对中的每一对之中的第二写入辅助电路包含耦接至第二数据线的第二p型晶体管及耦接至第二数据线的第二n型晶体管。第一数据线和第二数据线是耦接至多个记忆体单元中的一者的一对互补数据线而此记忆体单元是在多个记忆体列中的一对应的记忆体列中。在对多个记忆体单元中的一单元的写入操作中，耦接此单元的第一p型晶体管和第二p型晶体管中的一被选者导通以传输第一供应电压至此单元。耦接此单元的第一n型晶体管及第二n型晶体管中的一被选者导通以传输不同于第一供应电压的第二供应电压至此单元。
[0142]
在一些实施例中，记忆体装置还包含写入驱动电路。写入驱动电路在写入操作中通过耦接所述单元的第一数据线传输数据至所述单元。写入驱动电路设置在多个记忆体列的第一端，且第一写入辅助电路及第二写入辅助电路对设置在多个记忆体列的相对于第一端的第二端。
[0143]
在一些实施例中，第一p型晶体管和第二p型晶体管的每一者具有第一端子及第二端子。第一p型晶体管和第二p型晶体管的每一者的第一端子耦接提供第一供应电压的第一电压端子。第一p型晶体管和第二p型晶体管的每一者的第二端子耦接至第一数据线及第二
数据线中的一对应者。第一n型晶体管和第二n型晶体管中的每一者具有第一端子及第二端子。第一n型晶体管和第二n型晶体管中的每一者的第一端子耦接至提供第二供应电压的第二电压端子，第一n型晶体管和第二n型晶体管中的每一者的第二端子耦接至第一数据线及第二数据线中的一对应者。
[0144]
在一些实施例中，记忆体装置还包含控制电路。控制电路根据读取致能信号及用以被写入至单元的数据的逻辑值，为着切换(switching)第一p型晶体管、第二p型晶体管及第一n型晶体管、第二n型晶体管，产生第一控制信号、第二控制信号、第三控制信号及第四控制信号。当数据具有高逻辑值时，读取致能信号具有低逻辑值，为着第一p型晶体管的第一控制信号具有低逻辑值，为着第二n型晶体管的第二控制信号具有高逻辑值。
[0145]
上文的叙述简要地提出了本揭露某些实施例的特征，而使得本揭露所属技术领域具有通常知识者能够更全面地理解本揭示内容的多种态样。本揭露所属技术领域具有通常知识者当可明了，其可轻易地利用本揭示内容作为基础，来设计或更动其他制程与结构，以实现与此处所述的实施方式相同的目的和/或达到相同的优点。本揭露所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本揭示内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本揭示内容的精神与范围。

技术特征：
1.一种记忆体装置，其特征在于，包含：一记忆体单元，用以以一第一供应电压及一第二供应电压操作，该第二供应电压不同于该第一供应电压；以及一第一写入辅助电路，包含一第一写入辅助开关及一第二写入辅助开关，该第一写入辅助开关及该第二写入辅助开关通过一第一数据线耦接该记忆体单元，其中在对该记忆体单元执行写入具有一第一逻辑值的一数据的一写入操作中，当该第二写入辅助开关用以关断时，该第一写入辅助开关用以响应于一第一控制信号传输该第一供应电压至该第一数据线，该第一控制信号在该第一写入辅助开关的一控制端子被接收且具有该第二供应电压的一电压位准。2.如权利要求1所述的记忆体装置，其特征在于，还包含：一控制电路，用以根据一读取致能信号及该数据的一逻辑值产生该第一控制信号及一第二控制信号，其中在该记忆体单元的一读取操作中，该读取致能信号用以具有一高逻辑值，该第一控制信号具有为着关断该第一写入辅助开关的该高逻辑值，且该第二控制信号具有为着关断该第二写入辅助开关的一低逻辑值，其中在对该记忆体单元执行写入具有相异于该第一逻辑值的一第二逻辑值的该数据的该写入操作中，当该第一写入辅助开关用以关断时，该第二写入辅助开关用以导通以响应于该第二控制信号传输该第二供应电压至该第一数据线，该第二控制信号在该第二写入辅助开关的一控制端子被接收且具有该第一供应电压的该电压位准。3.如权利要求1所述的记忆体装置，其特征在于，还包含：一第二写入辅助电路，包含一第三写入辅助开关及一第四写入辅助开关，该第三写入辅助开关及该第四写入辅助开关通过一第二数据线耦接该记忆体单元，该第二数据线是该第一数据线的一互补数据线，其中在对该记忆体单元执行写入具有该第一逻辑值的该数据的该写入操作中，当该第四写入辅助开关用以关断时，该第三写入辅助开关用以响应于一第二控制信号传输该第二供应电压至该第二数据线，该第二控制信号具有该第一供应电压的一电压位准；以及一控制电路，用以根据一读取致能信号及该数据的一逻辑值产生该第一控制信号和该第二控制信号，其中在对该记忆体单元执行写入具有该第一逻辑值的该数据的该写入操作中，该读取致能信号用以具有相异于该第一逻辑值的一第二逻辑值，该第一控制信号具有该第二逻辑值，且该第二控制信号具有该第一逻辑值，其中在对该记忆体单元执行写入具有该第二逻辑值的该数据的该写入操作中，当该第三写入辅助开关用以关断时，该第四写入辅助开关用以响应于具有该第二逻辑值的一第三控制信号传输该第一供应电压至该第二数据线。4.一种记忆体装置的操作方法，其特征在于，包含：根据一读取致能信号及写入至一记忆体单元的一数据的一逻辑值产生一第一控制信号、一第二控制信号、一第三控制信号和一第四控制信号；在具有一第一逻辑值的该数据的一写入操作中，通过响应于该第一控制信号导通一第
一写入辅助开关充电一第一数据线以使该第一数据线具有一第一电压的一电压位准，及通过响应于该第二控制信号导通一第二写入辅助开关将一第二数据线放电以使该第二数据线具有一第二电压的一电压位准；以及在该数据具有相异于该第一逻辑值的一第二逻辑值的该写入操作中，通过响应于该第三控制信号导通一第三写入辅助开关对该第一数据线进行放电以具有该第二电压的该电压位准及通过响应于该第四控制信号导通一第四写入辅助开关对该第二数据线进行充电以具有该第一电压的该电压位准，其中该记忆体单元耦接在该第一数据线上的一第一节点和该第二数据线的一第二节点之间，该第一数据线是在一写入驱动电路与该第一写入辅助开关及该第三写入辅助开关之间，该第二数据线是在该写入驱动电路与该第二写入辅助开关及该第四写入辅助开关之间。5.如权利要求4所述的操作方法，其特征在于，还包含：产生一反向读取致能信号及产生一反向数据；其中产生该第一控制信号、该第二控制信号、该第三控制信号及该第四控制信号包含：通过一第一与非门根据该反向读取致能信号及该数据产生该第一控制信号；通过一第一传输门根据该读取致能信号、该反向读取致能信号及该反向数据产生该第三控制信号；通过一第二传输门根据该读取致能信号、该反向读取致能信号及该数据产生该第二控制信号；以及通过一第二与非门根据该反向读取致能信号及该反向数据产生该第四控制信号。6.如权利要求4所述的操作方法，其特征在于，还包含：当该第一写入辅助开关及该第二写入辅助开关导通时，关断该第三写入辅助开关及该第四写入辅助开关。7.如权利要求4所述的操作方法，其特征在于，还包含：根据该读取致能信号产生一反向读取致能信号；通过响应于该反向读取致能信号导通一第一写入开关，自该写入驱动电路传输该数据至该第一数据线，其中该第一写入开关耦接在该写入驱动电路和该第一节点之间；以及通过响应于该反向读取致能信号导通一第二写入开关，自该写入驱动电路传输一反向数据至该第二数据线，其中该第二写入开关耦接在该写入驱动电路和该第二节点之间。8.一种记忆体装置，其特征在于，包含：多个记忆体单元，设置在多个记忆体列中；以及多个第一写入辅助电路和第二写入辅助电路对，所述多个第一写入辅助电路和第二写入辅助电路对中的每一对设置在所述多个记忆体列中的一者之中，其中，在所述多个第一写入辅助电路对和第二写入辅助电路对中的每一对之中的一第一写入辅助电路包含耦接一第一数据线的一第一p型晶体管及耦接该第一数据线的一第一n型晶体管，以及在所述多个第一写入辅助电路和第二写入辅助电路对中的每一对之中的一第二写入辅助电路包含耦接至一第二数据线的一第二p型晶体管及耦接至该第二数据线的一第二n型晶体管，其中该第一数据线和该第二数据线是耦接至所述多个记忆体单元中的一者的一
对互补数据线，所述多个记忆体单元中的该者是在所述多个记忆体列中的一对应的记忆体列中，其中在对所述多个记忆体单元中的一单元的一写入操作中，耦接该单元的该第一p型晶体管和该第二p型晶体管中的一被选者用以导通以传输一第一供应电压至该单元，以及耦接该单元的该第一n型晶体管及该第二n型晶体管中的一被选者用以导通以传输不同于该第一供应电压的一第二供应电压至该单元。9.如权利要求8所述的装置，其特征在于，还包含：一写入驱动电路，用以在该写入操作中通过耦接该单元的该第一数据线传输一数据至该单元，其中该写入驱动电路设置在所述多个记忆体列的一第一端，且所述多个第一写入辅助电路及第二写入辅助电路对设置在所述多个记忆体列的相对于该第一端的一第二端。10.如权利要求8所述的装置，其特征在于，其中该第一p型晶体管和该第二p型晶体管的每一者具有一第一端子及一第二端子，该第一p型晶体管和该第二p型晶体管的每一者的该第一端子耦接提供该第一供应电压的一第一电压端子，该第一p型晶体管和该第二p型晶体管的每一者的该第二端子耦接至该第一数据线及该第二数据线中的一对应者，以及该第一n型晶体管和该第二n型晶体管中的每一者具有一第一端子及一第二端子，该第一n型晶体管和该第二n型晶体管中的每一者的该第一端子耦接至提供该第二供应电压的一第二电压端子，该第一n型晶体管和该第二n型晶体管中的每一者的该第二端子耦接至该第一数据线及该第二数据线中的一对应者。

技术总结
本揭露的一实施例提供一种记忆体装置及其操作方法。记忆体装置包含记忆体单元以及第一写入辅助电路。记忆体单元以第一供应电压及第二供应电压操作，第二供应电压不同于第一供应电压。第一写入辅助电路包含第一写入辅助开关及第二写入辅助开关，第一写入辅助开关及第二写入辅助开关通过第一数据线耦接记忆体单元。在对记忆体单元执行写入具有第一逻辑值的数据的写入操作中，当第二写入辅助开关关断时，第一写入辅助开关响应于第一控制信号传输第一供应电压至第一数据线。第一控制信号在第一写入辅助开关的控制端子被接收且具有第二供应电压的电压位准。供应电压的电压位准。供应电压的电压位准。


技术研发人员：鍾嘉哲 林鑫成 刘致为
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.02.09
技术公布日：2023/8/9