具有静电放电（ESD）保护的开关的制作方法

具有静电放电(esd)保护的开关
1.相关申请的交叉引用
2.本技术要求于2020年12月10日在美国专利商标局提交的序列号17/118,253的未决非临时专利申请的权益和优先权，该申请的全部内容并入本文，如同在下文中为了所有可应用的目的而完全阐述一样。
技术领域
3.本公开的方面总体上涉及静电放电(esd)保护，并且更特别地，涉及具有esd保护的开关。


背景技术：

4.在无线设备中，发射器和接收器可以使用时分双工(tdd)来共享天线，其中发射器在发射模式中经由天线发射信号并且接收器在接收模式中经由天线接收信号。无线设备还可以包括用于在发射模式和接收模式之间切换的开关。开关可能容易受到静电放电(esd)事件的损坏。例如，esd事件可能损坏或破坏(rupture)开关的栅极氧化物。esd事件造成的损坏可能会降低制造产量和/或导致操作故障。


技术实现要素：

5.以下给出了一个或多个实现方式的简化概述以便提供对这些实现方式的基本理解。此发明内容不是所有考虑实现的广泛综述并且既不旨在识别所有实现的关键或重要元件，也不旨在描绘任何或所有实现方式的范围。其唯一目的是以简化的形式呈现一个或多个实现方式的一些概念，作为稍后呈现的更详细描述的序言。
6.第一方面涉及一种芯片。该芯片包括：焊盘；功率放大器；变压器，耦合在功率放大器的输出和焊盘之间；晶体管，耦合在变压器和地之间；以及第一箝位电路，耦合在晶体管的栅极和晶体管的漏极之间。
7.第二方面涉及一种装置。该装置包括芯片，该芯片包括：焊盘；功率放大器；变压器，耦合在功率放大器的输出和焊盘之间；晶体管，耦合在变压器和地之间；以及第一箝位电路，耦合在晶体管的栅极和晶体管的漏极之间。该装置还包括天线，该天线耦合到焊盘。
8.第三方面涉及一种用于芯片上的静电放电(esd)保护的方法，该芯片包括：焊盘；功率放大器；变压器，耦合在功率放大器和焊盘之间；以及晶体管，耦合在变压器和地之间。该方法包括，在esd事件期间，通过与晶体管并联的路径分流电流，并且在esd事件期间，箝位晶体管的栅极和晶体管的漏极之间的电压。
附图说明
9.图1示出了根据本公开的某些方面的包括开关的收发器的示例。
10.图2示出了根据本公开的某些方面的包括开关的收发器的另一示例。
11.图3a示出了根据本公开的某些方面的包括开关和被配置为对开关提供esd保护的
一个或多个箝位电路的收发器的示例。
12.图3b示出了根据本公开的某些方面的收发器的示例，其中变压器的一部分用于分流开关周围的esd电流。
13.图4示出了根据本公开的某些方面的用二极管实现一个或多个箝位电路的示例。
14.图5示出了根据本公开的某些方面的用二极管实现一个或多个箝位电路的另一示例。
15.图6示出了根据本公开的某些方面的其中收发器集成在耦合到天线的芯片上的示例。
16.图7a和图7b示出了根据本公开的某些方面的本公开的方面可以与其一起使用的相控天线阵列的示例。
17.图8是包括包含根据本公开的某些方面的收发器的电子设备的环境的图。
18.图9是图示根据本公开的某些方面的用于芯片上的静电放电(esd)保护的方法的示例的流程图。
具体实施方式
19.下面结合附图阐述的具体实施方式旨在作为各种配置的描述，而不是旨在表示其中可以实践本文所描述的概念的唯一配置。为了提供对各种概念的透彻理解，具体实施方式包括具体细节。然而，对于本领域的技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，为了避免混淆此类概念，公知的结构和部件以框图形式示出。
20.图1示出了根据某些方面的包括功率放大器(pa)110、低噪声放大器(lna)170、变压器120和开关150的收发器105的示例。pa 110是收发器105的发射器的一部分并且lna 170是收发器105的接收器的一部分。收发器105可以被集成在包括用于将收发器105耦合到片外天线(图1中未示出)的焊盘180的芯片上。焊盘180也可以被称为输入/输出(i/o)焊盘、引脚或其他术语。
21.在此示例中，开关150被耦合在变压器120和焊盘180之间。如下面进一步讨论的，收发器105的发射器和接收器可以使用时分双工(tdd)来共享耦合到焊盘180的天线，其中在发射模式中，pa 110输出rf信号用于经由天线发射，并且在接收模式中，lna 170经由天线接收rf信号。在此方面，控制器(图1中未示出)在发射模式中导通开关150并且在接收模式中关断开关150。在此示例中，开关150也可以被称为发射-接收(trx)开关。在图1的示例中，开关150是用晶体管152实现的。
22.在该示例中，pa 110是被配置为在包括第一输出116和第二输出118的差分输出处输出差分rf信号的差分pa。应理解，在一些实现方式中，差分pa可以用两个放大器来实现，其中放大器中的一个放大器驱动第一输出116并且放大器中的另一放大器驱动第二输出118。
23.变压器120包括第一电感器130(例如，初级电感器)和第二电感器140(例如，次级电感器)，其中第二电感器140与第一电感器130磁耦合。电感器130和140中的每个电感器都可以用线圈电感器、螺旋电感器、平板电感器或另一种类型的电感器实现。电感器130和140也可以被称为变压器120的绕组或变压器120的侧(例如，初级侧和次级侧)。
24.在该示例中，变压器120的第一电感器130耦合在变压器120的第一端子132和变压器120的第二端子134之间。第一端子132耦合到pa 110的第一输出116并且第二端子134耦合到pa 110的第二输出118。如图1中所示，第一电感器130的中心抽头可以是dc偏置的。变压器120的第二电感器140耦合在变压器120的第三端子142和变压器120的第四端子144之间。开关150耦合在第三端子142和焊盘180之间，并且第四端子144耦合到地。
25.在发射模式中，pa 110接收输入信号(例如，来自混频器、移相器或另一设备)。输入信号可以是在包括第一输入112和第二输入114的差分输入处接收到的差分输入信号。pa 110放大输入信号以获得差分输出信号并且在pa 110的差分输出处输出差分输出信号。变压器120被配置为在第三端子142处将pa 110的差分输出信号转换成单端rf信号。单端rf信号经由开关150(其在发射模式中被导通)输出到焊盘180。变压器120还可以被配置为在耦合到焊盘180的天线(图1中未示出)和功率放大器110的差分输出之间提供阻抗匹配。
26.在接收模式中，lna 170在输入172经由焊盘180从天线接收rf信号。lna 170可以放大接收到的rf信号，并且将经放大的信号输出到混频器、移相器或接收器中的另一设备。在接收模式中，开关150被关断。例如，这样做可以帮助将lna 170与变压器120隔离以防止变压器120在接收模式中加载lna 170的输入172，这降低了lna 170的噪声系数。
27.在图1的示例中，收发器105包括阻抗匹配电路160和下拉开关165。阻抗匹配电路160耦合在焊盘180和lna 170的输入172之间。阻抗匹配电路160被配置为在天线(图1中未示出)和lna 170的输入172之间提供阻抗匹配。阻抗匹配电路160可以用一个或多个电感器、一个或多个电阻器或它们的任意组合实现。
28.下拉开关165耦合在lna 170的输入172和地之间。下拉开关165可以用晶体管167(例如，nfet)实现，如图1中的示例中所示。在接收模式中，控制器(图1中未示出)关断下拉开关165。在发射模式中，控制器导通下拉开关165，这将lna 170的输入172拉到地。这样做可以例如保护lna 170的输入172免受由于在发射模式中来自pa 110的大rf信号而造成的潜在损坏。
29.在某些方面，期望为收发器105提供静电放电(esd)保护。当电荷无意中转移到焊盘180时，可能会发生esd事件。电荷可能会导致焊盘180上出现大电势，其可能损坏耦合到焊盘180的lna 170和/或另一设备(未示出)。当电荷在芯片上积累并且被释放到接触焊盘180的物体时，也可能发生esd事件。为了防止esd事件，期望在焊盘180和地之间提供放电路径以在esd事件期间安全地释放电荷。
30.为了在esd事件期间在焊盘180和地之间提供放电路径，收发器105可以包括与开关150并联耦合的分流电感器155，如图1中的示例中所示。可以选择分流电感器155的电感使得分流电感器155在esd事件期间接近短路。分流电感器155与变压器120的第二电感器140串联耦合。在esd事件期间，分流电感器155和变压器120的第二电感器140在焊盘180和地之间提供放电路径(即，分流路径)以传递esd电流。
31.在图1的示例中，实现开关150的晶体管152被耦合在变压器120和焊盘180之间。因此，晶体管152的源极和漏极可能在发射模式中经历来自pa 110的输出rf信号的大电压摆动。由于主体效应，大电压摆动可能在晶体管152上施加高压应力和/或增加互调失真。
32.图2示出了其中收发器105包括耦合在变压器120的第四端子144和地之间的开关220而不是图1中示出的开关150的示例。在该示例中，开关220用晶体管225(例如，nfet)实
现。图2还示出了耦合到开关220(例如，晶体管225的栅极)和下拉开关165(例如，晶体管167的栅极)的控制器250的示例。
33.在发射模式中，控制器250导通晶体管225，这将变压器120的第四端子144耦合到地。对于晶体管225是nfet的示例，控制器250可以通过在晶体管225的栅极上施加大于晶体管225的阈值电压的电压(例如，0.6v或更高)来导通晶体管225。在发射模式中，控制器250还可以导通下拉开关165(例如，导通晶体管167)以将lna 170的输入172拉到地。
34.在接收模式中，控制器250关断晶体管225。对于晶体管225是nfet的示例，控制器250可以通过将晶体管225的栅极拉到地来关断晶体管225。与图1中耦合在变压器120的第三端子142和焊盘180之间的开关150相比，将开关220放置在变压器120和地之间大幅降低了发射模式中晶体管225的漏极处的电压摆动。较小的电压摆幅降低了晶体管225上的电压应力和/或由于主体效应引起的互调失真。在接收模式中，控制器250还可以关断下拉开关165(例如，关断晶体管167)。
35.在图2的示例中，收发器105包括电阻器227，电阻器227耦合在晶体管225的栅极和控制器250之间。因为控制器250在发射模式中输出dc电压来导通晶体管225，所以电阻器227耦合在晶体管225的栅极和ac地之间。这允许晶体管225的栅极处的电压随着晶体管225的漏极电压摆动，这有效地减少了从漏极侧看到的寄生电容。
36.在图2的示例中，收发器105还包括分流电感器210，分流电感器210与晶体管225并联耦合。在该示例中，分流电感器210耦合在变压器120的第四端子144和地之间。分流电感器210也与第二电感器140串联耦合。可以选择分流电感器210的电感使得分流电感器210在esd事件期间接近短路。在esd事件期间，分流电感器210和变压器120的第二电感器140在焊盘180和地之间提供放电路径(即，分流路径)以传递esd电流。
37.当晶体管225在接收模式中关断时，分流电感器210与晶体管225的截止电容(例如，漏极到地电容和/或漏极到源极电容)并联耦合，这形成lc网络。在一个示例中，可以选择分流电感器210的电感使得lc网络在接收模式中以由lna 170接收到的rf信号的频率(例如，中心频率)谐振。这导致lc网络在接收模式中为rf信号提供高阻抗。在接收模式中，高阻抗降低了lna 170的输入172上的负载，其改善了lna 170的噪声系数。对于毫米波(mmwave)通信的示例，谐振频率可以在24ghz至100ghz的范围内。
38.在某些方面，在发射模式和接收模式两者中，几乎没有或没有来自晶体管225的寄生电容(例如，漏极到主体电容和源极到主体电容)的负载。这是因为在发射模式中晶体管225导通，并且在接收模式中寄生电容被分流电感器210谐振掉。
39.包括收发器105的芯片可以基于带电设备模型(cdm)进行一个或多个esd鉴定测试以评估芯片的esd稳健性。在cdm测试期间，芯片带正电或带负电。然后，芯片通过与芯片的焊盘180接触的接地引脚放电。在此示例中，如果芯片上的一个或多个设备遭受esd故障，则芯片未通过cdm测试。
40.晶体管225在cdm测试期间易受故障影响。例如，当芯片在cdm测试的充电阶段被充电时，在晶体管225的栅极充电和晶体管225的漏极充电之间存在时间延迟。该时间延迟可能导致在晶体管225的栅极和漏极之间产生大电压，这可能破坏晶体管225的栅极氧化物。此外，在cdm测试的放电阶段期间，由放电电流感应的突然电压也可以导致在晶体管225的栅极和漏极之间产生可能破坏晶体管225的栅极氧化物的大电压。随着半导体工艺逐步减
小，栅极氧化物变得更容易破裂。因此，存在防止晶体管225的漏极和栅极之间的电压在cdm测试期间达到晶体管225的击穿(例如，栅极氧化物击穿)电压的需要，并且因此使晶体管225在cdm测试中更稳定。由于cdm测试旨在模拟可能在测试之外发生的esd事件，因此还需要防止晶体管225的漏极和栅极之间的电压在测试之外的esd事件期间达到晶体管225的击穿电压。
41.图3a示出了根据某些方面的其中收发器105包括耦合在晶体管225的栅极和漏极之间的第一箝位电路330的示例。第一箝位电路330被配置为将晶体管225的栅极和漏极之间的电压限制为低于晶体管225的击穿电压的电压。这防止了晶体管225的栅极和漏极之间的电压在cdm测试或另一esd事件(例如，cdm测试之外的esd事件)期间达到晶体管225的击穿电压并且损坏晶体管225(例如，破坏晶体管225的栅极氧化物)。
42.根据某些方面，在图3a的示例中，收发器105还包括第二箝位电路335，第二箝位电路335耦合在晶体管225的主体和漏极之间。第二箝位电路335被配置为将晶体管225的主体和漏极之间的电压限制为低于晶体管225的击穿电压的电压。这防止晶体管225的主体和漏极之间的电压在cdm测试或另一esd事件期间达到晶体管225的击穿电压并且损坏晶体管225。箝位电路330和335中的每个箝位电路都可以用一个或多个二极管、箝位晶体管和触发器件或另一类型的箝位电路实现。
43.在图3a的示例中，收发器105包括电阻器337，该电阻器耦合在晶体管225的主体和第二箝位电路335之间。在发射模式中，电阻器337允许晶体管225的主体处的电压随着晶体管225的漏极电压摆动，这有效地减小了从漏极侧看到的寄生电容。
44.在图3a的示例中，分流电感器210用于在esd事件期间分流电流。然而，应理解，本公开不限于此示例。在此方面，图3b示出了其中变压器120的第二电感器140的一部分355代替分流电感器210用于在esd事件期间分流开关220周围的电流的示例。在此示例中，开关220(例如，晶体管225的漏极)耦合到第二电感器140上的抽头350，其中第二电感器140的部分355位于抽头350和地之间。第二电感器140的部分355与晶体管225并联耦合。在esd事件期间，变压器120的第二电感器140在焊盘180和地之间提供放电路径(即，分流路径)以传递esd电流。由于第二电感器140的部分355与开关220并联耦合，所以第二电感器140的部分355分流开关220周围的esd电流。
45.图4示出了根据某些方面的第一箝位电路330的示例性实现方式。在该示例中，第一箝位电路330包括第一二极管410和第二二极管420，该第一二极管和第二二极管耦合在晶体管225的栅极和漏极之间。第一二极管410被定向在从晶体管225的栅极到漏极的正向方向上，其中第一二极管410的阳极耦合到晶体管225的栅极并且第一二极管410的阴极耦合到晶体管225的漏极。第二二极管420被定向在从晶体管225的漏极到栅极的正向方向上，其中第二二极管420的阳极耦合到晶体管225的漏极并且第二二极管420的阴极耦合到晶体管225的栅极。如下面进一步讨论的，第一二极管410和第二二极管420被配置为在正cdm测试和负cdm测试两者或其他esd事件期间保护晶体管225。
46.在cdm测试期间，芯片带正电或带负电。晶体管225的栅极和漏极之间的时间延迟导致在晶体管225的栅极和漏极之间产生电压。取决于芯片是否带负电还是带正，电晶体管225的栅极电压可以高于或低于晶体管225的漏极电压。此外，cdm测试的放电阶段期间的放电电流在晶体管225的栅极和漏极之间感应出电压。
47.对于栅极电压高于漏极电压的情况，当栅极和漏极之间的电压达到第一二极管410的导通电压时，第一二极管410导通。第一二极管410的导通在晶体管225的栅极和漏极之间提供了电流路径。电流路径有助于防止晶体管225的栅极和漏极之间的电压进一步增加并且达到晶体管225的击穿电压，从而防止对晶体管225的损坏。箝位晶体管225的栅极和漏极之间的电压所需的流过第一二极管410的电流可能比流过分流电感器210或第二电感器140的部分355的电流低得多(如图3b中示出的)。例如，在esd放电期间，流过第一二极管410的电流可以是几十毫安，而流过分流电感器210或第二电感器的部分355的电流可以是安培量级。流过第一二极管410的低电流允许第一二极管410用小二极管来实现以减小面积。
48.在某些方面，第一二极管410的导通电压可以高于由控制器250输出的电压以在发射模式中导通晶体管225。这样做是为了防止来自控制器250的电压在发射模式中无意中导通第一二极管410。
49.对于漏极电压高于栅极电压的情况，当栅极和漏极之间的电压达到第二二极管420的导通电压时，第二二极管420导通。第二二极管420的导通在晶体管225的漏极和栅极之间提供了电流路径。电流路径有助于防止晶体管225的漏极和栅极之间的电压进一步增加并且达到晶体管225的击穿电压，从而防止对晶体管225的损坏。箝位晶体管225的漏极和栅极之间的电压所需的流过第二二极管420的电流可能比流过分流电感器210或第二电感器的部分355的电流低得多(如图3b中示出的)。这允许用小二极管实现第二二极管420以减小面积。
50.因此，第一二极管410和第二二极管420在两个方向上提供晶体管225的栅极和漏极之间的esd保护。更特别地，第一二极管410为栅极电压高于漏极电压的情况提供esd保护，并且第二二极管420为漏极电压高于栅极电压的情况提供esd保护。
51.在该示例中，第二箝位电路335包括第三二极管430和第四二极管440，第三二极管430和第四二极管440耦合在晶体管225的主体(也称为背栅极)和漏极之间。第三二极管430被定向在从晶体管225的主体到漏极的正向方向上，其中第三二极管430的阳极耦合到晶体管225的主体并且第三二极管430的阴极耦合到晶体管225的漏极。第四二极管440被定向在从晶体管225的漏极到主体的正向方向上，其中第四二极管440的阳极耦合到晶体管225的漏极并且第四二极管440的阴极耦合到晶体管225的主体。
52.在cdm测试期间，芯片带正电或带负电。晶体管225的主体和漏极之间的时间延迟导致在晶体管225的主体和漏极之间产生电压。取决于芯片是否为正改变还是负改变，晶体管225的主体处的电压可以高于或低于晶体管225的漏极电压。此外，cdm测试的放电阶段期间的放电电流在晶体管225的主体和漏极之间感应出电压。
53.对于主体处的电压高于漏极处的电压的情况，当主体和漏极之间的电压达到第三二极管430的导通电压时，第三二极管430导通。第三二极管430的导通在晶体管225的主体和漏极之间提供了电流路径。电流路径有助于防止晶体管225的主体和漏极之间的电压进一步增加并且达到晶体管225的击穿电压，从而防止对晶体管225的损坏。箝位晶体管225的主体和漏极之间的电压所需的流过第三二极管430的电流可能比流过分流电感器210或第二电感器140的部分355的电流低得多(如图3b中示出的)。这允许用小二极管实现第三二极管430以减小面积。
54.对于漏极处的电压高于主体处的电压的情况，当漏极和主体之间的电压达到第四二极管440的导通电压时，第四二极管440导通。第四二极管440的导通在晶体管225的漏极和主体之间提供了电流路径。电流路径有助于防止晶体管225的漏极和主体之间的电压进一步增加并且达到晶体管225的击穿电压，从而防止对晶体管225的损坏。箝位晶体管225的漏极和主体之间的电压箝位所需的流过第四二极管440的电流可能比流过分流电感器210或第二电感器140的部分355的电流低得多(如图3b中示出的)。这允许用小二极管实现第四二极管440以减小面积。
55.因此，第三二极管430和第四二极管440在两个方向上提供晶体管225的主体和漏极之间的esd保护。更特别地，第三二极管430为主体电压高于漏极电压的情况提供esd保护，并且第四二极管440为漏极电压高于主体电压的情况提供esd保护。
56.如上所讨论的，控制器250可以通过向晶体管225的栅极施加电压来在发射模式中导通晶体管225。如果用于导通晶体管225的电压超过第一二极管410的导通电压，则该电压可能在正常操作期间无意中导通第一二极管410。为了防止这种情况，第一箝位电路330可以包括第五二极管510，该第五二极管在晶体管225的栅极和漏极之间与第一二极管410串联耦合，如图5中的示例中所示。在此示例中，第五二极管510被定向在从晶体管225的栅极到漏极的正向方向上。在该示例中，当栅极电压高于漏极电压并且晶体管225的栅极和漏极之间的电压达到第一二极管410和第五二极管510的导通电压之和时，第一二极管410和第五二极管510导通。假设二极管410和510的导通电压之和超过用于导通晶体管225的电压，这防止了在发射模式中用于导通晶体管225的电压无意中导通二极管410和510。假设二极管410和510的导通电压之和低于晶体管225的击穿电压，二极管410和510在晶体管225的栅极和漏极之间提供esd保护。在一个示例中，二极管410和510中的每个二极管的导通电压可以约为0.7v，在这种情况下，它们的导通电压之和约为1.4v。因为在该示例中二极管410和510串联耦合，所以二极管410和510可以被称为二极管堆叠(diode stack)。
57.在图5的示例中，第二箝位电路335包括第六二极管520，第六二极管520在晶体管225的主体和漏极之间与第三二极管430串联耦合。在该示例中，第六二极管520被定向在从晶体管225的主体到漏极的正向方向上。在该示例中，当主体电压高于漏极电压并且晶体管225的主体和漏极之间的电压达到第三二极管430和第六二极管520的导通电压之和时，第三二极管430和第六二极管520导通。假设二极管430和520的导通电压之和低于晶体管225的击穿电压，二极管430和520在晶体管225的主体和漏极之间提供esd保护。
58.图6示出了其中收发器105被集成在芯片610上的示例。在该示例中，芯片610上的焊盘180经由传输线625耦合到天线620。传输线625可以包括金属布线、电缆等。例如，天线620和芯片610可以被安装在基板(例如，印刷电路板)上，其中传输线625包括基板上的金属布线(例如，一个或多个金属迹线)。应理解，一个或多个中间部件(未示出)可以耦合在芯片610和天线620之间。注意，为了便于说明，图6中没有图示控制器250。
59.尽管在图6中示出了一个天线620，但是应理解，无线设备可以包括多个天线。例如，图7a示出了其中无线设备包括相控天线阵列750的示例，相控天线阵列750包括用于在期望的方向上发射rf信号和/或接收rf信号的多个天线620-1至620-n。相控天线阵列750可以用于例如mmwave波段通信。在mmwave波段中操作无线设备的优点是mmwave波段允许使用小天线(例如，在毫米范围内)。mmwave波段中的天线620-1至620-n的小尺寸显著减小了相
n以及相应的下拉开关165-1至165-n。在每个接收链780-1至780-n中，相应的lna 170-1至170-n的输入172-1至172-n经由相应的阻抗匹配电路160-1至160-n耦合到焊盘180-1至180-n中的相应焊盘。每个lna 170-1至170-n可以用图2至图6中示出的lna 170实现，并且每个阻抗匹配电路160-1至160-n可以用图2至图6中示出的示例性阻抗匹配电路160实现。此外，在每个接收链780-1至780-n中，相应的下拉开关165-1至165-n被耦合在相应的lna 170-1至170-n的输入172-1至172-n和地之间。
65.在该示例中，控制器250(图7b中未示出)可以在发射模式中导通开关220-1至220-n并且在接收模式中关断开关220-1至220-n。控制器250还可以在发射模式中导通下拉开关165-1至165-n并且在接收模式中关断下拉开关165-1至165-n。注意，为了便于说明，图7a和图7b中没有图示控制器250和开关220-1至220-n之间的单独连接件以及控制器250和下拉开关165-1至165-n之间的单独连接件。
66.尽管图7b中未示出，但是应理解，移相器可以被耦合到lna 170-1至170-n的输出174-1至174-n以在接收模式中提供波束形成。在某些方面，移相器715-1至715-n可以用在发射模式和接收模式两者中。在这些方面，开关(未示出)可以用于在发射模式中将移相器715-1至715-n耦合到相应的功率放大器110-1至110-n的输入并且在接收模式中将移相器715-1至715-n耦合到相应的lna 170-1至170-n的输出。
67.图8是包括电子设备802的环境800的图，电子设备802包括无线收发器896。根据本公开的各个方面，收发器896可以包括收发器105、发射链710-1至710-n和/或接收链780-1至780-n。在环境800中，电子设备802经由无线链路806与基站804通信。如图中示出的，电子设备802被描绘为智能电话。然而，电子设备802可以被实现为任何合适的计算设备或其他电子设备，诸如蜂窝基站、宽带路由器、接入点、蜂窝或移动电话、游戏设备、导航设备、媒体设备、膝上型计算机、台式计算机、平板计算机、服务器计算机、网络另外的存储(nas)设备、智能电器、基于车辆的通信系统、物联网(iot)设备、传感器或安全设备、资产跟踪器等等。
68.基站804经由无线链路806与电子设备802通信，无线链路806可以被实现为任何合适类型的无线链路。尽管被描绘为蜂窝无线电网络的基站塔，但是基站804可以表示或被实现为另一设备，诸如卫星、地面广播塔、接入点、对等设备、网状网络节点、光纤线路、一般如上所描绘的另一电子设备等等。因此，电子设备802可以经由有线连接、无线连接或其组合与基站804或另一设备进行通信。无线链路806可以包括从基站804向电子设备802传送的数据或控制信息的下行链路以及从电子设备802向基站804传送的其他数据或控制信息的上行链路。无线链路806可以使用任何合适的通信协议或标准(诸如第三代合作伙伴计划长期演进(3gpp lte、3gpp nr 5g)、ieee 802.11、ieee 802.16、bluetooth
tm
等等)实现。
69.电子设备802包括处理器880和存储器882。存储器882可以是计算机可读存储介质的一部分或形成计算机可读存储介质的一部分。处理器880可以包括被配置为执行由存储器882存储的处理器可执行指令(例如，代码)的任何类型的处理器，诸如应用处理器或多核处理器。存储器882可以包括任何合适类型的数据存储介质，诸如易失性存储器(例如，随机存取存储器(ram))、非易失性存储器(例如，快闪存储器)、光学介质、磁性介质(例如，磁盘或磁带)等等。在本公开的上下文中，存储器882被实现为存储指令884、数据886和电子设备802的其他信息，并且因此当被配置为计算机可读存储介质或其一部分时，存储器882不包括瞬时传播信号或载波。
70.电子设备802还可以包括输入/输出端口890。i/o端口890使得能够与其他设备、网络或用户或在设备的部件之间进行数据交换或交互。
71.电子设备802还可以包括信号处理器(sp)892(例如，诸如数字信号处理器(dsp))。信号处理器892可以类似于处理器运行并且可能能够结合存储器882执行指令和/或处理信息。
72.出于通信目的，电子设备802还包括调制解调器894、无线收发器896和天线(例如，天线620)。无线收发器896使用rf无线信号提供给相应网络和与其连接的其他电子设备的连接。无线收发器896可以便于通过任何合适类型的无线网络(诸如无线局域网(lan)(wlan)、对等(p2p)网络、网状网络、蜂窝网络、无线广域网(wwan)、导航网络(例如，北美的全球定位系统(gps)或另一全球导航卫星系统(gnss))和/或无线个人区域网(wpan))的通信。
73.图9图示了根据某些方面的用于芯片上的静电放电(esd)保护的方法900的示例。芯片(例如，芯片610)包括：功率放大器(例如，pa 110)；变压器(例如，变压器120)，耦合在功率放大器和焊盘(例如，180)之间；以及晶体管(例如，晶体管225)，耦合在变压器和地之间。
74.在框910处，在esd事件期间，电流通过与晶体管并联的路径被分流。例如，电流可以通过与晶体管并联耦合的分流电感器(例如，分流电感器210)分流。在某些方面，esd事件是正cdm esd事件或负cdm esd事件。
75.在框920处，在esd事件期间，电压在晶体管的栅极和晶体管的漏极之间被钳位。例如，电压可以被耦合在晶体管的栅极和晶体管的漏极之间的箝位电路(例如，第一箝位电路330)箝位。在某些方面，电压低于晶体管的击穿电压以防止在esd事件期间对晶体管的损坏。例如，电压可以被箝位到低于1.5伏的电压。
76.在某些方面，方法900还可以包括，在esd事件期间，箝位晶体管的主体和晶体管的漏极之间的电压。例如，主体和漏极之间的电压可以被第二箝位电路335箝位。
77.应理解，本公开不限于上面用于描述本公开的方面的示例性术语。例如，焊盘也可以被称为接口焊盘、输入/输出(i/o)焊盘、集成电路(ic)焊盘、引脚或其他术语。变压器的电感器也可以称为变压器的绕组或变压器的侧(例如，初级侧和次级侧)。
78.本文使用诸如“第一”、“第二”等名称对元件的任何引用一般不限制这些元件的数量或顺序。而是，这些名称在本文中用作区分两个或更多个元件或元件的实例的便利方式。因此，提及第一元件和第二元件并不意味着只能采用两个元件，或第一元件必须在第二元件之前。
79.在以下编号的条款中描述实现方式示例：
80.1.一种芯片，包括：
81.焊盘；
82.功率放大器；
83.变压器，耦合在功率放大器的输出和焊盘之间；
84.晶体管，耦合在变压器和地之间；以及
85.第一箝位电路，耦合在晶体管的栅极和晶体管的漏极之间。
86.2.根据条款1所述的芯片，其中第一箝位电路包括：
87.第一二极管，耦合在栅极和漏极之间，其中第一二极管被定向在从栅极到漏极的正向方向上；以及
88.第二二极管，耦合在漏极和栅极之间，其中第二二极管在从漏极到栅极的正向方向上取向。
89.3.根据条款2所述的芯片，其中第一箝位电路还包括第三二极管，该第三二极管在栅极和漏极之间与第一二极管串联耦合，其中第三二极管被定向在从栅极到漏极的正向方向上。
90.4.根据条款1所述的芯片，还包括第二箝位电路，该第二箝位电路耦合在晶体管的主体和漏极之间。
91.5.根据条款4所述的芯片，其中：
92.第一箝位电路包括：
93.第一二极管，耦合在栅极和漏极之间，其中第一二极管被定向在从栅极到漏极的正向方向上；以及
94.第二二极管，耦合在漏极和栅极之间，其中第二二极管被定向在从漏极到栅极的正向方向上；并且
95.第二箝位包括：
96.第三二极管，耦合在主体和漏极之间，其中第三二极管被定向在从主体到漏极的正向方向上；以及
97.第四二极管，耦合在漏极和主体之间，其中第四二极管被定向在从漏极到主体的正向方向上。
98.6.根据条款5所述的芯片，其中：
99.第一箝位电路还包括第五二极管，该第五二极管在栅极和漏极之间与第一二极管串联耦合，其中第五二极管被定向在从栅极到漏极的正向方向上；以及
100.第二箝位电路还包括第六二极管，该第六二极管在主体和漏极之间与第三二极管串联耦合，其中第六二极管被定向在从主体到漏极的正向方向上。
101.7.根据条款4至6中任一项的芯片，还包括耦合在第二箝位电路和主体之间的电阻器。
102.8.根据条款1至7中任一项所述的芯片，还包括与晶体管并联耦合的分流电感器。
103.9.根据条款1至8中任一项所述的芯片，其中功率放大器的输出是包括第一输出和第二输出的差分输出，并且变压器包括：
104.第一电感器，耦合在变压器的第一端子和第二端子之间，其中第一端子耦合到功率放大器的第一输出，并且第二端子耦合到功率放大器的第二输出；以及
105.第二电感器，耦合在变压器的第三端子和第四端子之间，其中第三端子被耦合到焊盘，并且晶体管耦合在第四端子和地之间。
106.10.根据条款9所述的芯片，其中第一箝位电路包括：
107.第一二极管，耦合在栅极和漏极之间，其中第一二极管被定向在从栅极到漏极的正向方向上；以及
108.第二二极管，耦合在漏极和栅极之间，其中第二二极管被定向在从漏极到栅极的正向方向上。
109.11.根据条款9或10所述的芯片，还包括与晶体管并联耦合的分流电感器。
110.12.根据条款9至11中任一项所述的芯片，其中晶体管的漏极耦合到变压器的第四端子，并且晶体管的源极耦合到地。
111.13.根据条款1至8中任一项所述的芯片，其中功率放大器的输出是包括第一输出和第二输出的差分输出，并且变压器包括：
112.第一电感器，耦合在变压器的第一端子和第二端子之间，其中第一端子被耦合到功率放大器的第一输出，并且第二端子被耦合到功率放大器的第二输出；以及
113.第二电感器，耦合在变压器的第三端子和第四端子之间，其中第三端子被耦合到焊盘，第四端子被耦合到地，并且第二电感器的一部分与晶体管并联耦合。
114.14.根据条款13所述的芯片，其中第一箝位电路包括：
115.第一二极管，耦合在栅极和漏极之间，其中第一二极管被定向在从栅极到漏极的正向方向上；以及
116.第二二极管，耦合在漏极和栅极之间，其中第二二极管被定向在从漏极到栅极的正向方向上。
117.15.根据条款1至14中任一项所述的芯片，还包括具有耦合到焊盘的输入的低噪声放大器。
118.16.根据条款15所述的芯片，还包括耦合到晶体管的栅极的控制器，其中控制器被配置为在发射模式中导通晶体管并且在接收模式中关断晶体管。
119.17.根据条款16所述的芯片，还包括耦合在控制器和晶体管的栅极之间的电阻器。
120.18.根据条款15至17中任一项的芯片，还包括耦合在焊盘和低噪声放大器的输入之间的阻抗匹配电路。
121.19.根据条款15至18中任一项的芯片，还包括耦合在低噪声放大器的输入和地之间的开关。
122.20.根据条款19所述的芯片，还包括耦合到晶体管的栅极和开关的控制器，其中控制器被配置为在发射模式中导通晶体管并且导通开关，并且在接收模式中关断晶体管并且关断开关。
123.21.一种装置，包括：
124.芯片，包括：
125.焊盘；
126.功率放大器；
127.变压器，耦合在功率放大器的输出和焊盘之间；
128.晶体管，耦合在变压器和地之间；以及
129.第一箝位电路，耦合在晶体管的栅极和晶体管的漏极之间；以及
130.天线，耦合到焊盘。
131.22.根据条款21所述的装置，其中第一箝位电路包括：
132.第一二极管，耦合在栅极和漏极之间，其中第一二极管被定向在从栅极到漏极的正向方向上；以及
133.第二二极管，耦合在漏极和栅极之间，其中第二二极管被定向在从漏极到栅极的正向方向上。
134.23.根据条款22所述的装置，其中第一箝位电路还包括第三二极管，该第三二极管在栅极和漏极之间与第一二极管串联耦合，其中第三二极管被定向在从栅极到漏极的正向方向上。
135.24.根据条款21至23中任一项所述的装置，还包括分流电感器，该分流电感器与晶体管并联耦合。
136.25.根据条款21至24中任一项所述的装置，其中功率放大器的输出是包括第一输出和第二输出的差分输出，并且变压器包括：
137.第一电感器，耦合在变压器的第一端子和第二端子之间，其中第一端子被耦合到功率放大器的第一输出，并且第二端子被耦合到功率放大器的第二输出；以及
138.第二电感器，耦合在变压器的第三端子和第四端子之间，其中第三端子被耦合到焊盘，并且晶体管被耦合在第四端子和地之间。
139.26.根据条款21至24中任一项所述的装置，其中功率放大器的输出是包括第一输出和第二输出的差分输出，并且变压器包括：
140.第一电感器，耦合在变压器的第一端子和第二端子之间，其中第一端子被耦合到功率放大器的第一输出，并且第二端子被耦合到功率放大器的第二输出；以及
141.第二电感器，耦合在变压器的第三端子和第四端子之间，其中第三端子被耦合到焊盘，第四端子被耦合到地，并且第二电感器的一部分与晶体管并联耦合。
142.27.根据条款21至26中任一项所述的装置，其中天线是相控天线阵列中的多个天线中的一个天线。
143.28.根据条款21至27中任一项所述的装置，其中芯片还包括移相器，该移相器耦合到功率放大器的输入。
144.29.一种用于芯片上的静电放电(esd)保护的方法，该芯片包括：焊盘；功率放大器；变压器，耦合在功率放大器和焊盘之间；以及晶体管，耦合在变压器和地之间，该方法包括：
145.在esd事件期间，通过与晶体管并联的路径分流电流；以及
146.在esd事件期间，箝位晶体管的栅极和晶体管的漏极之间的电压。
147.30.根据条款29所述的方法，其中晶体管的栅极和晶体管的漏极之间的电压被箝位到低于1.5伏的电压。
148.31.根据条款29或30所述的方法，其中esd事件是正电荷设备模型(cdm)esd事件。
149.32.根据条款29或30所述的方法，其中esd事件是负电荷设备模型(cdm)esd事件。
150.33.根据条款29至32中任一项所述的方法，还包括：在esd事件期间，箝位晶体管的主体和晶体管的漏极之间的电压。
151.34.根据条款29至33中任一项所述的方法，其中路径包括分流电感器，该分流电感器与晶体管并联耦合。
152.35.根据条款29至33中任一项所述的方法，其中路径包括与晶体管并联耦合的变压器的电感器的一部分。
153.在本公开内，词语“示例性”用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现方式或方面不一定被解释为比本公开的其他方面更优选或更有利。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文中关于
陈述值或特性使用的术语“约”是指在陈述值或特性的10％以内。
154.提供本公开的前述描述是为了使本领域的任何技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员来说将是显而易见的，并且在不脱离本公开的精神或范围的情况下，本文定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文所描述的示例，而是符合与本文公开的原理和新颖特征一致的最宽范围。

技术特征：
1.一种芯片，包括：焊盘；功率放大器；变压器，耦合在所述功率放大器的输出和所述焊盘之间；晶体管，耦合在所述变压器和地之间；以及第一箝位电路，耦合在所述晶体管的栅极和所述晶体管的漏极之间。2.根据权利要求1所述的芯片，其中所述第一箝位电路包括：第一二极管，耦合在所述栅极和所述漏极之间，其中所述第一二极管被定向在从所述栅极到所述漏极的正向方向上；以及第二二极管，耦合在所述漏极和所述栅极之间，其中所述第二二极管被定向在从所述漏极到所述栅极的正向方向上。3.根据权利要求2所述的芯片，其中所述第一箝位电路还包括第三二极管，所述第三二极管与所述第一二极管串联耦合在所述栅极和所述漏极之间，其中所述第三二极管被定向在在从所述栅极到所述漏极的所述正向方向上。4.根据权利要求1所述的芯片，还包括第二箝位电路，所述第二箝位电路耦合在所述晶体管的主体和所述漏极之间。5.根据权利要求4所述的芯片，其中：所述第一箝位电路包括：第一二极管，耦合在所述栅极和所述漏极之间，其中所述第一二极管被定向在从所述栅极到所述漏极的正向方向上；以及第二二极管，耦合在所述漏极和所述栅极之间，其中所述第二二极管被定向在从所述漏极到所述栅极的正向方向上；并且所述第二箝位包括：第三二极管，耦合在所述主体和所述漏极之间，其中所述第三二极管被定向在从所述主体到所述漏极的正向方向上；以及第四二极管，耦合在所述漏极和所述主体之间，其中所述第四二极管被定向在从所述漏极到所述主体的正向方向上。6.根据权利要求5所述的芯片，其中：所述第一箝位电路还包括第五二极管，所述第五二极管在所述栅极和所述漏极之间与所述第一二极管串联耦合，其中所述第五二极管被定向在从所述栅极到所述漏极的所述正向方向上；以及所述第二箝位电路还包括第六二极管，所述第六二极管在所述主体和所述漏极之间与所述第三二极管串联耦合，其中所述第六二极管被定向在从所述主体到所述漏极的所述正向方向上。7.根据权利要求4所述的芯片，还包括耦合在所述第二箝位电路和所述主体之间的电阻器。8.根据权利要求1所述的芯片，还包括与所述晶体管并联耦合的分流电感器。9.根据权利要求1所述的芯片，其中所述功率放大器的所述输出是包括第一输出和第二输出的差分输出，并且所述变压器包括：第一电感器，耦合在所述变压器的第一端子和第二端子之间，其中所述第一端子被耦
合到所述功率放大器的所述第一输出，并且所述第二端子被耦合到所述功率放大器的所述第二输出；以及第二电感器，耦合在所述变压器的第三端子和第四端子之间，其中所述第三端子被耦合到所述焊盘，并且所述晶体管被耦合在所述第四端子和所述地之间。10.根据权利要求9所述的芯片，其中所述第一箝位电路包括：第一二极管，耦合在所述栅极和所述漏极之间，其中所述第一二极管被定向在从所述栅极到所述漏极的正向方向上；以及第二二极管，耦合在所述漏极和所述栅极之间，其中所述第二二极管被定向在从所述漏极到所述栅极的正向方向上。11.根据权利要求9所述的芯片，还包括与所述晶体管并联耦合的分流电感器。12.根据权利要求9所述的芯片，其中所述晶体管的所述漏极耦合到所述变压器的所述第四端子，并且所述晶体管的源极耦合到所述地。13.根据权利要求1所述的芯片，其中所述功率放大器的所述输出是包括第一输出和第二输出的差分输出，并且所述变压器包括：第一电感器，耦合在所述变压器的第一端子和第二端子之间，其中所述第一端子被耦合到所述功率放大器的所述第一输出，并且所述第二端子被耦合到所述功率放大器的所述第二输出；以及第二电感器，耦合在所述变压器的第三端子和第四端子之间，其中所述第三端子被耦合到所述焊盘，所述第四端子被耦合到所述地，并且所述第二电感器的一部分与所述晶体管并联耦合。14.根据权利要求13所述的芯片，其中所述第一箝位电路包括：第一二极管，耦合在所述栅极和所述漏极之间，其中所述第一二极管被定向在从所述栅极到所述漏极的正向方向上；以及第二二极管，耦合在所述漏极和所述栅极之间，其中所述第二二极管被定向在从所述漏极到所述栅极的正向方向上。15.根据权利要求1所述的芯片，还包括具有耦合到所述焊盘的输入的低噪声放大器。16.根据权利要求15所述的芯片，还包括耦合到所述晶体管的栅极的控制器，其中所述控制器被配置为在发射模式中导通所述晶体管并且在接收模式中关断所述晶体管。17.根据权利要求16所述的芯片，还包括耦合在所述控制器和所述晶体管的所述栅极之间的电阻器。18.根据权利要求15所述的芯片，还包括耦合在所述焊盘和所述低噪声放大器的所述输入之间的阻抗匹配电路。19.根据权利要求15所述的芯片，还包括耦合在所述低噪声放大器的所述输入和所述地之间的开关。20.根据权利要求19所述的芯片，还包括耦合到所述晶体管的栅极和所述开关的控制器，其中所述控制器被配置为在发射模式中导通所述晶体管并且导通所述开关，并且在接收模式中关断所述晶体管并且关断所述开关。21.一种装置，包括：芯片，包括：
焊盘；功率放大器；变压器，耦合在所述功率放大器的输出和所述焊盘之间；晶体管，耦合在所述变压器和地之间；以及第一箝位电路，耦合在所述晶体管的栅极和所述晶体管的漏极之间；以及天线，耦合到所述焊盘。22.根据权利要求21所述的装置，其中所述第一箝位电路包括：第一二极管，耦合在所述栅极和所述漏极之间，其中所述第一二极管被定向在从所述栅极到所述漏极的正向方向上；以及第二二极管，耦合在所述漏极和所述栅极之间，其中所述第二二极管被定向在从所述漏极到所述栅极的正向方向上。23.根据权利要求22所述的装置，其中所述第一箝位电路还包括在所述栅极和所述漏极之间与所述第一二极管串联耦合的第三二极管，其中所述第三二极管被定向在从所述栅极到所述漏极的所述正向方向上。24.根据权利要求21所述的装置，还包括与所述晶体管并联耦合的分流电感器。25.根据权利要求21所述的装置，其中所述功率放大器的所述输出是包括第一输出和第二输出的差分输出，并且所述变压器包括：第一电感器，耦合在所述变压器的第一端子和第二端子之间，其中所述第一端子被耦合到所述功率放大器的所述第一输出，并且所述第二端子被耦合到所述功率放大器的所述第二输出；以及第二电感器，耦合在所述变压器的第三端子和第四端子之间，其中所述第三端子被耦合到所述焊盘，并且所述晶体管被耦合在所述第四端子和所述地之间。26.根据权利要求21所述的装置，其中所述功率放大器的所述输出是包括第一输出和第二输出的差分输出，并且所述变压器包括：第一电感器，耦合在所述变压器的第一端子和第二端子之间，其中所述第一端子被耦合到所述功率放大器的所述第一输出，并且所述第二端子被耦合到所述功率放大器的所述第二输出；以及第二电感器，耦合在所述变压器的第三端子和第四端子之间，其中所述第三端子被耦合到所述焊盘，所述第四端子被耦合到所述地，并且所述第二电感器的一部分与所述晶体管并联耦合。27.根据权利要求21所述的装置，其中所述天线是相控天线阵列中的多个天线中的一个天线。28.根据权利要求21所述的装置，其中所述芯片还包括移相器，所述移相器耦合到所述功率放大器的输入。29.一种用于芯片上的静电放电(esd)保护的方法，所述芯片包括：焊盘；功率放大器；变压器，耦合在所述功率放大器和所述焊盘之间；以及晶体管，耦合在所述变压器和地之间，所述方法包括：在esd事件期间，通过与所述晶体管并联的路径分流电流；以及在所述esd事件期间，箝位所述晶体管的栅极和所述晶体管的漏极之间的电压。
30.根据权利要求29所述的方法，还包括：在所述esd事件期间，箝位所述晶体管的主体和所述晶体管的所述漏极之间的电压。

技术总结
根据某些方面，一种芯片包括：焊盘；功率放大器；变压器，耦合在该功率放大器的输出和该焊盘之间；晶体管，耦合在该变压器和地之间；以及第一箝位电路，耦合在该晶体管的栅极和该晶体管的漏极之间。体管的漏极之间。体管的漏极之间。


技术研发人员：M
受保护的技术使用者：高通股份有限公司
技术研发日：2021.12.02
技术公布日：2023/8/9