反熔丝存储阵列电路及存储器的制作方法

1.本公开涉及半导体技术领域，尤其涉及一种反熔丝存储阵列电路及存储器。


背景技术：

2.在动态随机存储器(dynamic random access memory，dram)中，反熔丝存储阵列能够存储具有缺陷的存储单元的地址信息，进而通过冗余单元替换具有缺陷的存储单元。当反熔丝存储阵列从空闲状态转换为工作状态时，反熔丝存储阵列可能损坏，导致存储器的故障率增加。


技术实现要素：

3.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.本公开提供一种反熔丝存储阵列电路及存储器。
5.根据本公开实施例的第一方面，提供一种反熔丝存储阵列电路，所述反熔丝存储阵列电路包括：
6.反熔丝存储阵列，所述反熔丝存储阵列包括阵列排布的多个反熔丝存储单元和多条位线，每条所述位线耦接一列所述反熔丝存储单元；
7.电平置位电路，所述电平置位电路与每条所述位线耦接，所述电平置位电路被配置为当所述反熔丝存储阵列处于空闲状态时，将每条所述位线的电平置为预设电平。
8.根据本公开的一些实施例，所述电平置位电路包括：
9.状态标识电路，所述状态标识电路包括多个标识输入端和状态输出端，所述状态标识电路被配置为根据每个所述标识输入端接收的标识信号，通过所述状态输出端输出电平以反映所述反熔丝存储阵列的状态；
10.电平控制电路，所述电平控制电路与所述状态标识电路以及每条所述位线均耦接，所述电平控制电路被配置为根据所述状态标识电路输出的电平，将每条所述位线的电平置为预设电平或保持每条所述位线的电平不变。
11.根据本公开的一些实施例，所述标识信号包括编程使能信号、第一读取使能信号和第二读取使能信号，所述编程使能信号为对所述反熔丝存储单元进行编程的使能信号；所述第一读取使能信号为在测试模式下对所述反熔丝存储阵列进行读取的使能信号；所述第二读取使能信号为在运行模式下对所述反熔丝存储阵列进行读取的使能信号。
12.根据本公开的一些实施例，所述状态标识电路包括：
13.或非门，所述或非门的输入端构成所述标识输入端，所述或非门的输出端构成所述状态输出端；或，
14.同或门，所述同或门的输入端构成所述标识输入端，所述同或门的输出端构成所述状态输出端；
15.其中，每个所述标识输入端接收一个所述标识信号，所述状态输出端与所述电平
控制电路耦接。
16.根据本公开的一些实施例，所述状态标识电路包括：
17.多个标识晶体管，每个所述标识晶体管之间串联耦接，每个所述标识晶体管的控制端构成一个所述标识输入端，第一个所述标识晶体管的第一端与供电电源耦接，后一个所述标识晶体管的第一端与前一个所述标识晶体管的第二端耦接，最后一个所述标识晶体管的第二端构成所述状态输出端。
18.根据本公开的一些实施例，所述电平控制电路包括：
19.多个置位晶体管，每个所述置位晶体管耦接于一条所述位线和公共端之间，每个所述置位晶体管的控制端均与所述状态标识电路的所述状态输出端耦接。
20.根据本公开的一些实施例，所述反熔丝存储阵列电路还包括：
21.多个列晶体管，每个所述列晶体管的第一端与一条所述位线耦接，每个所述列晶体管的第二端均耦接构成感测节点，每个所述列晶体管的控制端与一个列地址信号耦接，所述列晶体管用于导通或关断与所述列地址信号对应的所述位线。
22.根据本公开的一些实施例，所述反熔丝存储阵列电路还包括：
23.放大器，所述放大器的第一端与所述感测节点耦接，所述放大器的第二端与参考电压信号耦接，所述放大器用于读取所述反熔丝存储单元的状态。
24.根据本公开的一些实施例，所述反熔丝存储阵列电路还包括：
25.预充电晶体管，所述预充电晶体管的第一端与供电电源耦接，所述预充电晶体管的第二端与所述感测节点耦接，所述预充电晶体管的控制端与预充电控制信号耦接，所述预充电晶体管用于在所述放大器被使能前，对所述感测节点进行预充电。
26.本公开的第二方面提供一种存储器，所述存储器包括如上所述的反熔丝存储阵列电路。
27.本公开实施例所提供的反熔丝存储阵列电路及存储器中，反熔丝存储阵列的每条位线耦接一列反熔丝存储单元，以对存储单元的地址信息进行保存。反熔丝存储阵列电路中还设置有电平置位电路，电平置位电路耦接于每条位线。当反熔丝存储阵列处于空闲状态时，电平置位电路将每条位线的电平置为预设电平。由于在空闲状态下每条位线的电平确定，避免了反熔丝存储阵列由空闲状态转换为工作状态时因瞬态电流过大而烧毁，从而降低了存储器的故障率。
28.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
29.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获取其他的附图。
30.图1是根据一实例示出的一种反熔丝存储阵列的结构示意图；
31.图2是根据一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
32.图3是根据另一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
33.图4是根据另一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
34.图5是根据另一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
35.图6是根据另一示例性实施例示出的一种反熔丝存储阵列电路的结构示意图；
36.图7是根据一示例性实施例示出的一种反熔丝存储阵列电路的控制方法的流程图。
37.图中：1、反熔丝存储阵列；2、电平置位电路；3、列选择电路；4、读取电路；5、预充电电路；6、编程控制电路；11、反熔丝存储单元；21、状态标识电路；22、电平控制电路；bl0、
…
bln、位线；nor、或非门；op、放大器；c、预充电电容；q
p
、编程晶体管；qs、选择晶体管；qf、标识晶体管；qv、置位晶体管；qy、列晶体管；qc、预充电晶体管；qz、编程控制晶体管；vdd、供电电源；vss、公共端；in0、
…
inn、标识输入端；out、状态输出端；pg0、
…
pgn、编程信号；xadd0、
…
xadd n、行地址信号；yadd0、
…
yaddn、列地址信号；pre、预充电控制信号；pz、编程控制信号；v
ref
、参考电压信号。
具体实施方式
38.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获取的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
39.在动态随机存储器中，当存储单元存在缺陷时，利用反熔丝存储阵列存储具有缺陷的存储单元的地址信息。根据存储单元的地址信息，通过冗余单元替换具有缺陷的存储单元进行修复，从而提高了动态随机存储器的成品率。
40.例如，如图1所示，相关技术中，反熔丝存储阵列1包括多个反熔丝存储单元11和多条位线(bit line，简称bl)，例如图1中的位线bl0
…
位线bln(n为正整数，表示最后一个)，每条位线上耦接多个反熔丝存储单元11。每个反熔丝存储单元11包括编程晶体管q
p
和选择晶体管qs。选择晶体管qs耦接于编程晶体管q
p
和位线之间。每个选择晶体管qs的控制端与一个行地址信号耦接，例如图1中的行地址信号xadd0
…
行地址信号xaddn，每个编程晶体管q
p
的控制端与一个编程信号耦接，例如图1中的编程信号pg0
…
编程信号pgn。当需要确定存储单元是否具有缺陷时，对反熔丝存储阵列1进行检测，读取反熔丝存储单元11的状态来确定。当需要记录某个存储单元存在缺陷时，在编程模式下，将该存储单元的地址信息对应的反熔丝存储单元11烧录。
41.然而，上述的反熔丝存储阵列中，当反熔丝存储阵列处于空闲状态时，每条位线的电平均为悬空状态。当反熔丝存储阵列由空闲状态转换为工作状态时，位线上的瞬态电流可能过高导致反熔丝存储阵列损坏，从而增加了动态随机存储器的故障率。
42.基于此，本公开提供了一种反熔丝存储阵列电路，在反熔丝存储阵列处于空闲状态时，通过电平置位电路将每条位线的电平置为预设电平，从而使得各位线由悬空状态转换为预设电平。当反熔丝存储阵列由空闲状态转换为工作状态时，因每条位线均具有稳定的预设电平已设置而避免瞬态电流过大，从而降低了存储器的故障率。
43.本公开示例性的实施例中提供一种反熔丝存储阵列电路，如图2所示，反熔丝存储阵列电路包括反熔丝存储阵列1和电平置位电路2。反熔丝存储阵列1包括阵列排布的多个
反熔丝存储单元11和多条位线，例如图2中的位线bl0
…
位线bln，每条位线耦接一列反熔丝存储单元11。电平置位电路2与每条位线耦接，被配置为当反熔丝存储阵列1处于空闲状态时，将每条位线的电平置为预设电平。其中，预设电平可以为中间电平，例如亚阈值电平，或者也可以为低电平。多条位线沿第一方向延伸且沿第二方向排布。
44.本实施例中，反熔丝存储阵列的每条位线耦接一列反熔丝存储单元，以对存储单元的地址信息进行保存。反熔丝存储阵列电路中还设置有电平置位电路，电平置位电路耦接于每条位线。当反熔丝存储阵列处于空闲状态时，电平置位电路将每条位线的电平置为预设电平。由于在空闲状态下每条位线的电平确定，避免了反熔丝存储阵列由空闲状态转换为工作状态时因瞬态电流过大而烧毁，从而降低了存储器的故障率。
45.示例性地，反熔丝存储阵列1由空闲状态转换为工作状态，至少包括反熔丝存储阵列1由初始化状态转变为工作状态，以及不同工作状态的切换过程。不同工作状态的切换过程例如可以为在测试模式下，反熔丝存储单元11从编程模式切换到读取模式的过程。
46.可以理解的是，本公开实施例提供的反熔丝存储阵列电路还可以应用于如下情形：在存储器上电后、广播前的过程，如进行封装后修复(post package repair，ppr)时；在存储器工作电压域的切换过程，如将一个信号的电压从1.5v调整为3v。
47.在本公开提供的一些示例性的实施例中，如图3所示，反熔丝存储单元11包括编程晶体管q
p
和选择晶体管qs。编程晶体管q
p
的控制端与一个编程信号耦接，例如图3中的编程信号pg0
…
编程信号pgn。选择晶体管qs耦接于编程晶体管q
p
和位线之间，控制端与一个行地址信号耦接，例如图3中的行地址信号xadd0
…
行地址信号xaddn。选择晶体管qs可以为第一端与编程晶体管q
p
的第二端耦接，第二端与位线耦接。或者，也可以为第一端与位线耦接，第二端与编程晶体管q
p
的第一端耦接。
48.本实施例中，反熔丝存储单元包括编程晶体管和选择晶体管。当需要记录某个存储单元存在缺陷时，在编程模式下将该存储单元的地址信息对应的反熔丝存储单元的编程晶体管烧录，以后续进行冗余单元的替换从而提高了存储器的成品率。
49.在本公开提供的一些示例性的实施例中，如图2所示，电平置位电路2包括状态标识电路21和电平控制电路22。状态标识电路21包括多个标识输入端和状态输出端out，例如图2中的标识输入端in0
…
标识输入端inn，被配置为根据每个标识输入端接收的标识信号，通过状态输出端out输出电平以反映反熔丝存储阵列1的状态。电平控制电路22与状态标识电路21以及每条位线均耦接，被配置为根据状态标识电路21输出的电平，将每条位线的电平置为预设电平或保持每条位线的电平不变。其中，标识信号用于表征存储器不同的工作模式。
50.本实施例中，电平置位电路由状态标识电路和电平控制电路构成。状态标识电路能够根据接收的标识信号，确定反熔丝存储阵列处于工作状态或空闲状态，输出与状态对应的电平至电平控制电路。电平控制电路根据状态标识电路输出的电平，在反熔丝存储阵列处于空闲状态时将每条位线的电平置为预设电平，避免反熔丝存储阵列由空闲状态转换为工作状态时因瞬态电流过大而烧毁。在反熔丝存储阵列处于工作状态时保持每条位线的电平不变，避免对反熔丝存储阵列的工作状态造成干扰。通过反熔丝存储阵列在不同的状态下，对每条位线的电平进行不同的设置，在避免对存储器的工作造成影响的同时降低了存储器的故障率。
51.在本公开提供的一些示例性的实施例中，标识信号包括编程使能信号(rupture-flag)、第一读取使能信号(resread-flag)和第二读取使能信号(sensing-flag)。编程使能信号为对反熔丝存储单元进行编程的使能信号。第一读取使能信号为在测试模式下对反熔丝存储阵列进行读取的使能信号。第二读取使能信号为在运行模式下对反熔丝存储阵列进行读取的使能信号。可以理解的是，标识信号不仅限于上述使能信号，也可以为其他使反熔丝存储阵列处于工作状态的使能信号。
52.本实施例中，由于标识信号能够反映反熔丝存储阵列是否处于工作状态，以标识信号作为控制状态标识电路输出电平的依据。反熔丝存储阵列处于工作状态，是由于不同的使能信号引起，以不同的使能信号为基准确定反熔丝存储阵列是否处于工作状态。对于反熔丝存储阵列的工作状态，可以包括编程工作状态、测试模式下的第一读取工作状态和运行模式下的第二读取工作状态。以三种工作状态对应的使能信号作为标识信号，能够确定反熔丝存储阵列是否处于工作状态，从而提高了存储器工作的可靠性。同时，由于标识信号是由不同的使能信号构成，只需将对应的使能信号引入状态标识电路而无需增加额外的检测电路，降低了反熔丝存储阵列结构的复杂性。
53.示例性地，编程使能信号为对反熔丝存储单元进行编程的使能信号。当使能编程功能时编程使能信号会发生变化，反熔丝存储阵列1能够对反熔丝存储单元11进行烧录，以将存在缺陷的存储单元的地址信息记录。第一读取使能信号为在测试模式下对反熔丝存储阵列进行读取的使能信号。当使能第一读取功能时第一读取使能信号会发生变化，反熔丝存储阵列1在测试模式下能够读取选择的反熔丝存储单元11的电流或电阻，确定反熔丝存储单元11的状态。第二读取使能信号为在运行模式下对反熔丝存储阵列进行读取的使能信号。当使能第二读取功能时第二读取使能信号会发生变化，反熔丝存储阵列1在运行模式下能够读取选择的反熔丝存储单元11的电流，确定反熔丝存储单元11的状态。第二读取使能信号可以是使能存储器中灵敏放大器的信号。当测试人员需要对反熔丝存储阵列1进行编程或在测试模式下读取反熔丝存储单元11的电流或电阻时，通过外部输入的指令，使对应的编程使能信号或第一读取使能信号变为高电平。当存储器在运行的过程中需要自检存储单元是否存在缺陷时，通过内部的控制信号自动地使能，对应的第二读取使能信号变为高电平。即，第二读取使能信号可以是存储器在广播过程中，自动产生的使能信号。反熔丝存储阵列1在工作状态下，仅有一个标识信号为高电平，其余标识信号为低电平。即，每个标识信号不完全相同。反熔丝存储阵列1在空闲状态下，所有的标识信号均为低电平。即，每个标识信号完全相同。根据标识信号在不同状态下电平的特点，或不同状态下是否完全相同，能够确定反熔丝存储阵列1的状态。
54.示例性地，以编程使能信号为例，对标识信号用于表征存储器不同的工作模式进行说明。在存储器出厂时，给存储器的命令地址引脚输入指令，存储器根据输入的指令确定编程使能信号有效后工作于编程模式。在存储器出厂后需要进行封装后修复，通过对存储器输入指令使存储器工作于编程模式，编程使能信号有效。
55.在本公开提供的一些示例性的实施例中，状态标识电路21包括逻辑门。逻辑门包括多个标识输入端和状态输出端out，每个标识输入端接收一种标识信号，状态输出端out与电平控制电路22耦接。
56.本实施例中，由于反熔丝存储阵列在不同的状态下，标识信号存在对应的特点，根
据标识信号的特点可采用对应的逻辑门来确定反熔丝存储阵列的状态。以逻辑门作为状态标识电路，无需增加检测标识信号的控制电路即可自动地识别反熔丝存储阵列的状态，从而降低了状态标识电路结构和控制的复杂性。
57.在本公开提供的一些示例性的实施例中，当预设电平为低电平时，如图3所示，逻辑门可以包括或非门nor。或非门nor的输入端构成标识输入端，输出端构成状态输出端out。其中，每个标识输入端接收一个标识信号，状态输出端out与电平控制电路22耦接。
58.本实施例中，当预设电平为低电平时，反熔丝存储阵列在空闲状态下需要逻辑门输出高电平，以使电平控制电路输出低电平。根据反熔丝存储阵列在不同状态下标识信号的特点，采用相应的逻辑门来自动地输出对应的电平。以工作状态下标识信号只有一个为高电平、其余均为低电平，在空闲状态下标识信号均为低电平为依据，采用或非门作为逻辑门对标识信号进行处理。在工作状态下，或非门输入的标识信号存在高电平，或非门输出低电平。在空闲状态下，或非门输入的标识信号不存在高电平，或非门输出高电平。通过采用或非门作为逻辑门，能够自动地随着标识信号的不同输出不同的电平以反映反熔丝存储阵列的状态，从而降低了状态标识电路的结构和控制的复杂性。
59.在本公开提供的一些示例性的实施例中，当预设电平为低电平时，逻辑门也可以包括同或门。同或门的输入端构成标识输入端，输出端构成状态输出端out。其中，每个标识输入端接收一个标识信号，状态输出端out与电平控制电路22耦接。
60.本实施例中，当预设电平为低电平时，反熔丝存储阵列在空闲状态下需要逻辑门输出高电平，以使电平控制电路输出低电平。采用同或门作为逻辑门对标识信号进行处理，在各标识输入端均为低电平时可以使状态输出端输出高电平，从而将各位线置位以避免反熔丝存储阵列被烧毁。同时，当多个标识信号出现故障而有效时，同或门也能够将位线置位以避免反熔丝存储阵列电路烧毁，从而提高了反熔丝存储阵列电路的鲁棒性。
61.可以理解的是，当预设电平为高电平时，可以采用相应的逻辑门通过状态输出端out输出低电平。
62.在本公开提供的一些示例性的实施例中，当预设电平为低电平时，如图4所示，状态标识电路21包括多个标识晶体管qf。每个标识晶体管qf之间可以串联耦接，控制端构成一个标识输入端，第一个标识晶体管qf的第一端与供电电源vdd耦接，后一个标识晶体管qf的第一端与前一个标识晶体管qf的第二端耦接，最后一个标识晶体管qf的第二端构成状态输出端out。其中，标识晶体管qf的数量与标识信号的数量相同。示例性地，标识晶体管qf均为pmos管。或者，每个标识晶体管qf之间也可以并联耦接，控制端构成一个标识输入端。每个标识晶体管qf的第一端均耦接构成状态输出端out，第二端均与低电平耦接。状态标识电路21还包括上拉电阻，上拉电阻耦接与供电电源vdd和状态输出端out之间。示例性地，标识晶体管qf均为nmos管。
63.本实施例中，当预设电平为低电平时，反熔丝存储阵列在空闲状态下需要逻辑门输出高电平，以使电平控制电路输出低电平。以工作状态下标识信号只有一个为高电平、其余均为低电平，在空闲状态下标识信号均为低电平为依据，采用多个标识晶体管组成状态标识电路对标识信号进行处理。在工作状态下，存在一个标识晶体管的控制端为高电平，该标识晶体管不导通。此时，最后一个标识晶体管无法输出高电平，从而不会使电平控制电路对位线输出预设电平。在空闲状态下，每个标识晶体管的控制端均为低电平，所有的标识晶
体管均导通。此时，供电电源通过各标识晶体管输出至电平控制电路，从而使电平控制电路对位线输出预设电平。通过采用多个标识晶体管，能够自动地随着标识信号的不同输出不同的电平以反映反熔丝存储阵列的状态，从而降低了状态标识电路的结构和控制的复杂性。
64.在本公开提供的一些示例性的实施例中，当预设电平为低电平时，如图3和图4所示，电平控制电路22包括多个置位晶体管qv。每个置位晶体管qv耦接于一条位线和公共端vss(低电平)之间，控制端均与状态标识电路21的状态输出端out耦接。其中，置位晶体管qv的数量与位线的数量相同。示例性地，每个置位晶体管qv的第一端与一条位线耦接，第二端与公共端vss耦接。置位晶体管qv均为nmos管。可以理解的是，当预设电平为高电平时，可以调整置位晶体管qv的类型及其耦接的电平来实现。
65.本实施例中，当预设电平为低电平时，通过多个置位晶体管构成电平控制电路，均与公共端耦接。当反熔丝存储阵列处于工作状态时，每个置位晶体管的控制端均为低电平，置位晶体管均不导通从而不对每条位线的电平产生影响。当反熔丝存储阵列处于空闲状态时，每个置位晶体管的控制端均为高电平，置位晶体管均导通从而将每条位线的电平置为低电平。通过反熔丝存储阵列在不同的状态下状态标识电路输出的不同电平，置位晶体管能够在需要置位时自动地将位线的电平设置为预设电平，从而降低了电平控制电路控制的复杂性以及存储器的故障率。
66.以标识信号包括编程使能信号、第一读取使能信号和第二读取使能信号为例，结合图3所示，对本公开提供的反熔丝存储阵列电路的工作原理进行说明。当反熔丝存储阵列1处于工作状态时，编程使能信号、第一读取使能信号和第二读取使能信号中的一个为高电平，其余均为低电平。或非门nor的一个标识输入端为高电平，其余两个标识输入端为低电平，状态输出端out为低电平。每个置位晶体管qv的控制端均为低电平，置位晶体管qv均不导通，不对任一条位线的电平产生影响。当反熔丝存储阵列1处于空闲状态时，编程使能信号、第一读取使能信号和第二读取使能信号均为低电平。或非门nor的三个标识输入端均为低电平，状态输出端out为高电平。每个置位晶体管qv的控制端均为高电平，置位晶体管qv均导通，通过公共端vss将每条位线的电平置为低电平。由于在空闲状态下每条位线的电平确定，避免了反熔丝存储阵列1由空闲状态转换为工作状态时因瞬态电流过大而烧毁，从而降低了存储器的故障率。
67.在本公开提供的一些示例性的实施例中，如图5所示，反熔丝存储阵列电路还包括列选择电路3。列选择电路3与每条位线耦接，根据列地址信号，导通和关断列地址信号选择的位线，例如图5中的列地址信号yadd0
…
列地址信号yaddn。
68.本实施例中，通过列选择电路，能够选择与列地址信号对应的位线，进而与行地址信号配合选择对应的反熔丝存储单元。通过选择出对应的反熔丝存储单元，对该反熔丝存储单元进行编程或读取以进行烧录或状态检测，从而提高了存储器的成品率。
69.在本公开提供的一些示例性的实施例中，如图6所示，列选择电路3包括多个列晶体管qy。每个列晶体管qy的第一端与一条位线耦接，第二端均耦接构成感测节点vsense，控制端与一个列地址信号耦接，用于导通或关断与列地址信号对应的位线。其中，列晶体管qy的数量与位线的数量相同。
70.本实施例中，以列晶体管构成列选择电路，能够根据列地址信号自动地选择对应
的位线进而选择出所需的反熔丝存储单元，以提高存储器的成品率。
71.在本公开提供的一些示例性的实施例中，如图5所示，反熔丝存储阵列电路还包括读取电路4。读取电路4与列选择电路3耦接，被配置为读取反熔丝存储单元11的状态。示例性地，读取电路4与感测节点vsense耦接。
72.本实施例中，通过读取电路能够将根据行地址信号和列地址信号选择的反熔丝存储单元的状态进行读取，根据反熔丝存储单元的状态，确定对应地址的存储单元是否存在缺陷。通过读取电路对反熔丝存储单元进行读取检测，以进行冗余单元的替换，从而提高了存储器的成品率。
73.在本公开提供的一些示例性的实施例中，如图6所示，读取电路4包括放大器op。放大器op的第一端与感测节点vsense耦接，第二端与参考电压信号v
ref
耦接，用于读取反熔丝存储单元的状态。示例性地，放大器op的第一端为正相输入端，第二端为反相输入端。可以理解的是，在其他实施例中，读取电路4还可以具有其他的电路结构，本公开不以此为限。
74.本实施例中，由于反熔丝存储单元在烧录前后，其电阻会发生变化，从而输入至放大器的第一端的输入电压会发生变化。通过将第一端的输入电压与第二端的参考电压信号进行比较，确定选择的反熔丝存储单元是否被烧录。通过放大器的比较来确定反熔丝存储单元的状态，降低了读取电路结构和控制的复杂性，提高了反熔丝存储单元检测的效率。
75.示例性地，当需要读取与放大器op耦接的反熔丝存储单元11的状态时，通过控制信号将放大器op进行使能，以进行读取检测。
76.在本公开提供的一些示例性的实施例中，如图5所示，反熔丝存储阵列电路还包括预充电电路5。预充电电路5与列选择电路3和读取电路4均耦接，被配置在读取电路4被使能前，对读取电路4进行预充电。示例性地，预充电电路5与感测节点vsense耦接。
77.本实施例中，通过在读取电路被使能前，对读取电路进行预充电以将对应的电平置为高电平，从而能够使读取电路读取反熔丝存储单元的状态以提高读取电路检测的可靠性。
78.在本公开提供的一些示例性的实施例中，如图6所示，预充电电路5包括预充电晶体管qc。预充电晶体管qc的第一端与供电电源vdd耦接，第二端与感测节点vsense耦接，控制端与预充电控制信号pre耦接。其中，反熔丝存储阵列电路中还包括预充电电容c。预充电电容c为反熔丝存储阵列电路的寄生电容，耦接于感测节点vsense和公共端vss之间，用于在通过预充电晶体管qc对感测节点vsense进行充电后，将感测节点vsense对公共端vss的电压保持。示例性地，预充电晶体管qc为pmos管。可以理解的是，在其他实施例中，预充电电路5还可以具有其他的电路结构，本公开不以此为限。
79.本实施例中，通过预充电晶体管预先对读取电路中放大器的第一端进行充电，并通过预充电电容进行储能保持，降低了预充电电路结构的复杂性。由于预充电电容为反熔丝存储阵列电路中的寄生电容，无需额外进行设置，降低了反熔丝存储阵列电路结构的复杂性。当对选择的反熔丝存储单元进行状态的读取时，通过预充电-放电的方式实现，从而能够使读取电路输出反熔丝存储单元的状态以提高读取电路检测的可靠性。
80.示例性地，预充电电容c除可以为反熔丝存储阵列电路中的寄生电容外，也可以为预设的电容，以调整预充电电路5的预充电-放电能力，且增加可控性。
81.示例性地，当需要对读取电路4进行预充电时，预充电控制信号pre为低电平，预充
电晶体管qc导通以将第一端的高电平传输至放大器op的第一端。
82.在本公开提供的一些示例性的实施例中，如图5所示，反熔丝存储阵列电路还包括编程控制电路6。编程控制电路6与列选择电路3、读取电路4和预充电电路5均耦接，被配置为对选择的反熔丝存储单元11进行编程。示例性地，编程控制电路6与感测节点vsense耦接。
83.本实施例中，通过编程控制电路对反熔丝存储单元进行编程，以将存在缺陷的存储单元的地址记录。读取电路能够将被编程的反熔丝存储单元读取，确定存在缺陷的存储单元的地址以进行冗余单元的替换，从而提高了存储器的成品率。
84.在本公开提供的一些示例性的实施例中，如图6所示，编程控制电路6包括编程控制晶体管qz。编程控制晶体管qz的第一端与感测节点vsense耦接，第二端与公共端vss耦接，控制端与编程控制信号pz耦接。示例性地，编程控制晶体管qz为nmos管。可以理解的是，在其他实施例中，编程控制电路6还可以具有其他的电路结构，本公开不以此为限。
85.本实施例中，当需要对选择的反熔丝存储单元进行编程时，通过编程控制信号开启编程控制晶体管，将对应反熔丝存储单元中的编程晶体管的一端置为低电平。通过击穿编程晶体管的栅氧化层，改变其电阻的大小来实现编程，从而将存在缺陷的存储单元的地址记录以提高存储器的成品率。
86.示例性地，当编程控制信号pz为高电平时，编程控制晶体管qz导通，公共端vss对应的低电平被传输至选择的编程晶体管q
p
的一端。编程信号对编程晶体管q
p
的栅极施加高压，编程晶体管q
p
的栅氧化层被击穿，该反熔丝存储单元11被编程呈现为低阻态。对于未编程的反熔丝存储单元11呈现为高阻态。
87.本公开实施例还提供了一种存储器，存储器包括如上述任一实施例中的反熔丝存储阵列电路。
88.本公开示例性的实施例中提供一种反熔丝存储阵列电路的控制方法，该控制方法由上述的反熔丝存储阵列电路执行。如图7所示，图7示出了根据本公开一示例性的实施例提供的反熔丝存储阵列电路的控制方法的流程图，包括：
89.s100、接收输入的指令标识信号。
90.s200、将指令标识信号输入电平置位电路。
91.本实施例中，当需要人为调整反熔丝存储阵列电路的工作模式时，向反熔丝存储阵列电路输入指令标识信号，以使能与指令标识信号对应的工作模式。当反熔丝存储阵列电路接收指令标识信号后，进入相应的工作模式，并将指令标识信号输入电平置位电路。当根据指令标识信号以及控制标识信号确定处于空闲状态时，电平置位电路将每条位线的电平置为预设电平，从而降低了存储器的故障率。
92.本公开是参照根据本公开实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
93.这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特
定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
94.这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
95.在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”
限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
96.尽管已描述了本公开的优选实施例，但本领域技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
97.显然，本领域技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开的意图也包含这些改动和变型在内。

技术特征：
1.一种反熔丝存储阵列电路，其特征在于，所述反熔丝存储阵列电路包括；反熔丝存储阵列，所述反熔丝存储阵列包括阵列排布的多个反熔丝存储单元和多条位线，每条所述位线耦接一列所述反熔丝存储单元；电平置位电路，所述电平置位电路与每条所述位线耦接，所述电平置位电路被配置为当所述反熔丝存储阵列处于空闲状态时，将每条所述位线的电平置为预设电平。2.根据权利要求1所述的反熔丝存储阵列电路，其特征在于，所述电平置位电路包括：状态标识电路，所述状态标识电路包括多个标识输入端和状态输出端，所述状态标识电路被配置为根据每个所述标识输入端接收的标识信号，通过所述状态输出端输出电平以反映所述反熔丝存储阵列的状态；电平控制电路，所述电平控制电路与所述状态标识电路以及每条所述位线均耦接，所述电平控制电路被配置为根据所述状态标识电路输出的电平，将每条所述位线的电平置为预设电平或保持每条所述位线的电平不变。3.根据权利要求2所述的反熔丝存储阵列电路，其特征在于，所述标识信号包括编程使能信号、第一读取使能信号和第二读取使能信号，所述编程使能信号为对所述反熔丝存储单元进行编程的使能信号；所述第一读取使能信号为在测试模式下对所述反熔丝存储阵列进行读取的使能信号；所述第二读取使能信号为在运行模式下对所述反熔丝存储阵列进行读取的使能信号。4.根据权利要求2所述的反熔丝存储阵列电路，其特征在于，所述状态标识电路包括：或非门，所述或非门的输入端构成所述标识输入端，所述或非门的输出端构成所述状态输出端；或，同或门，所述同或门的输入端构成所述标识输入端，所述同或门的输出端构成所述状态输出端；其中，每个所述标识输入端接收一个所述标识信号，所述状态输出端与所述电平控制电路耦接。5.根据权利要求2所述的反熔丝存储阵列电路，其特征在于，所述状态标识电路包括：多个标识晶体管，每个所述标识晶体管之间串联耦接，每个所述标识晶体管的控制端构成一个所述标识输入端，第一个所述标识晶体管的第一端与供电电源耦接，后一个所述标识晶体管的第一端与前一个所述标识晶体管的第二端耦接，最后一个所述标识晶体管的第二端构成所述状态输出端。6.根据权利要求2所述的反熔丝存储阵列电路，其特征在于，所述电平控制电路包括：多个置位晶体管，每个所述置位晶体管耦接于一条所述位线和公共端之间，每个所述置位晶体管的控制端均与所述状态标识电路的所述状态输出端耦接。7.根据权利要求1至6任一项所述的反熔丝存储阵列电路，其特征在于，所述反熔丝存储阵列电路还包括：多个列晶体管，每个所述列晶体管的第一端与一条所述位线耦接，每个所述列晶体管的第二端均耦接构成感测节点，每个所述列晶体管的控制端与一个列地址信号耦接，所述列晶体管用于导通或关断与所述列地址信号对应的所述位线。8.根据权利要求7所述的反熔丝存储阵列电路，其特征在于，所述反熔丝存储阵列电路还包括：
放大器，所述放大器的第一端与所述感测节点耦接，所述放大器的第二端与参考电压信号耦接，所述放大器用于读取所述反熔丝存储单元的状态。9.根据权利要求8所述的反熔丝存储阵列电路，其特征在于，所述反熔丝存储阵列电路还包括：预充电晶体管，所述预充电晶体管的第一端与供电电源耦接，所述预充电晶体管的第二端与所述感测节点耦接，所述预充电晶体管的控制端与预充电控制信号耦接，所述预充电晶体管用于在所述放大器被使能前，对所述感测节点进行预充电。10.一种存储器，其特征在于，所述存储器包括如权利要求1至9任一项所述的反熔丝存储阵列电路。

技术总结
本公开提供一种反熔丝存储阵列电路及存储器。反熔丝存储阵列电路包括：反熔丝存储阵列，反熔丝存储阵列包括阵列排布的多个反熔丝存储单元和多条位线，每条位线耦接一列反熔丝存储单元；电平置位电路，电平置位电路与每条位线耦接，电平置位电路被配置为当反熔丝存储阵列处于空闲状态时，将每条位线的电平置为预设电平。由于在空闲状态下每条位线的电平确定，避免了反熔丝存储阵列由空闲状态转换为工作状态时因瞬态电流过大而烧毁，从而降低了存储器的故障率。储器的故障率。储器的故障率。


技术研发人员：胡嘉伦
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2023.05.22
技术公布日：2023/8/9