带增益调节和积分非线性校准的数字时间转换器电路结构

1.本发明涉及半导体集成电路领域，具体涉及带增益调节和积分非线性校准的数字时间转换器电路结构。


背景技术：

2.在许多系统中，时间延迟或相移功能至关重要。在这样的系统中，数字时间转换器(dtc)用于实现基于数字输入代码对输入时钟进行可编程时延。dtc最重要的两个场景是高速串口中的时钟数据恢复电路(cdr)和锁相环(pll)。cdr属于dtc的经典应用场景。当高速串口的接收机收到发射机发过来的一串“0”和“1”之后，它需要知道在什么时间点对这串电平进行采样。最好的情况是等符号码稳定之后再采样，所以它需要dtc去控制时钟的延时，从而灵活的控制采样时间。在pll中则是最近一些年才发展出来的用法，以实现小数锁相环的功能。在所有基于dtc的应用中，良好性能的dtc对整个系统的性能至关重要。例如，在全数字锁相环中，dtc的非线性导致了高杂散。
3.dtc最重要的指标是增益和线性度。增益指dtc最大的可控延时是多少。dtc的线性度包含积分非线性(inl)和微分非线性(dnl)。线性度衡量dtc产生的延时是否随数字控制信号线性变化。因此，如何在保持高性能的同时实现可变延迟是dtc最需解决的问题。
4.延迟线dtc使用延迟阶段链来实现可变时间延迟。尽管它很简单，这种方法存在有限的分辨率和高功耗，特别是当需要广泛的动态范围时。另一种实现dtc的方式是通过控制电容器组的值来实现不同的延迟。这种方法仍然存在动态范围和功耗之间的权衡。此外，电容器之间的不适配增加了dtc的非线性。通用的校准非线性的方法是最小均方(lms)校准方法，然而这种校准只能在环路内部完成，且校准速度会缓慢至百微秒甚至毫秒量级。
5.除此之外，大部分结构并没有关注dtc的增益可调。但是由于dtc的满量程并不一定在工艺偏差以及温度变化下一直保持不变，故dtc需要进行增益校准，即改变输入控制码字与dtc延时量的对应关系。


技术实现要素：

6.发明目的：本发明针对现有技术存在的无法调节增益、积分非线性差等问题，提供了一种变增益调节和积分非线性校准的数字时间转换器电路。相较于传统数字时间转换器电路，本发明具有增益可调的优势和更高的线性度。
7.技术方案：为实现上述发明目的，本发明的一种带增益调节和积分非线性校准的数字时间转换器电路结构采用如下技术方案：
8.带增益调节和积分非线性校准的数字时间转换器电路结构，所述电路结构包括第一d触发器、第二d触发器、第一反相器阵列、第二反相器阵列、电容c1、后级反相器、异或门、积分非线性检测模块、积分非线性校准模块和控制字a和b产生模块，所述电路结构基于控制字a和b产生不同程度的延迟。
9.优选的，
10.所述第一d触发器的输入端接时钟信号ckin，所述第一d触发器的时钟控制端接时钟信号ckgain，产生时钟信号ck1；
11.所述第二d触发器的输入端接时钟信号ck1，所述第二d触发器的时钟控制端接时钟信号ckgain，产生时钟信号ck2；
12.所述第一反相器阵列的输入端为时钟信号ck1，由数字控制字x控制；
13.所述第二反相器阵列的输入端为时钟信号ck2，由数字控制字y控制；
14.所述第一反相器阵列和所述第二反相器阵列的输出端短接后连接于电容c1，所述电容c1连接后级反相器的输入端，所述后级反相器的输出端输出延时后的信号ckout；
15.所述异或门的第一输入端接时钟信号ck1，其第二输入端接时钟信号ckout，所述异或门的输出端连接所述所述积分非线性检测模块；
16.所述积分非线性检测模块的输出端连接于所述积分非线性校准模块，所述控制字a和b产生模块生成控制字a和b并送入所述积分非线性校准模块，所述积分非线性校准模块调整控制字a和b产生新的控制字x和y控制所述第一反相器阵列和所述第二反相器阵列。
17.优选的，所述异或门产生脉冲ckpulse，所述脉冲ckpulse的脉冲宽度代表了所述时钟信号ck1和所述时钟信号ckout的相位差，即数字时间转换器产生的延时delay。
18.所述积分非线性检测模块的工作流程包括步骤一和二，其中：
19.步骤一：采样不同控制字a和b下的延时delay；
20.步骤二：判断当前延时是否等于理想延时；
21.所述积分非线性校准模块工作流程包括步骤a和b，其中：
22.步骤a：拟合积分非线性情况下控制字a和b与延时的关系曲线；
23.步骤b：计算当前所需的新控制字x和y。
24.优选的，所述第一反相器阵列和第二反相器阵列均包括n个并联的反相器，所述第一反相器阵列中反相器的选通数目由数字控制字x控制，所述第二反相器阵列中反相器的选通数目由数字y控制。
25.有益效果：本发明与现有技术相比，其有益效果是：
26.1、只需改变输入时钟ckgain的周期t即可改变数字时间转换器的增益，实现增益可调。
27.2、通过控制字改变第一反相器阵列和第二反相器阵列中选通的反相器数目即可改变输出延迟，无需大的可调电容，降低面积的同时提高了线性度。
28.3、利用积分非线性检测模块和积分非线性校准模块，通过数字方式进一步提高线性度。
附图说明
29.图1为本发明的带增益调节和积分非线性校准的数字时间转换器电路结构示意图；
30.图2为本发明的两个d触发器的输出时钟时序示意图；
31.图3为本发明的不同选通的反相器数目下两组反相器阵列输出波形图；
32.图4为本发明的不同控制字下输出信号ckout波形图；
33.图5为本发明的积分非线性检测模块和积分非线性校准模块工作流程图。
具体实施方式
34.下面结合具体实施方式和附图对本发明技术方案进行详细说明。
35.如图1所示，本发明的一种带增益调节和积分非线性校准的数字时间转换器电路结构，一种带增益调节和积分非线性校准的数字时间转换器电路结构，基于数字控制字x和y对输入信号ckin进行不同程度的延迟，包括第一d触发器、第二d触发器、第一反相器阵列、第二反相器阵列、电容c1、后级反相器、积分非线性检测模块、积分非线性校准模块和控制字a/b产生模块。
36.具体的说，当该电路开始工作时，其具体包括如下的工作过程：
37.所述第一d触发器输入端接时钟信号ckin，时钟控制端接时钟信号ckgain，产生时钟信号ck1。第一d触发器的输出时钟信号ck1与时钟信号ckgain上升沿同步。所述第二d触发器输入端接时钟信号ck1，时钟控制端接时钟信号ckgain，产生时钟信号ck2。第二d触发器的输出时钟信号ck2延迟了相比于时钟信号ck1延迟了一个ckgain的时钟周期t。也即，两个d触发器的输出时钟信号ck1和ck2之间的相位差等于一个时钟信号ckgain的周期t，如图2中的时序图所示。
38.第一反相器阵列和第二反相器阵列的输入分别接时钟信号ck1和ck2，输出直接短接在一起。在时钟信号ck1和ck2上升沿到来之前，第一反相器阵列和第二反相器阵列中选通的反相器的pmos管导通，nmos管关断，输出为高电平。接下来，时钟信号ck1的上升沿先到来，第一反相器阵列中选通的反相器的nmos管导通，开始对输出节点的电容放电，输出电平逐渐减小，放电的速度由第一反相器阵列中选通的反相器数目决定。一直到时钟信号ck2的上升沿到来，第二反相器阵列中选通的反相器的nmos管也导通，一起对输出节点的电容放电，直到输出电平变为低电平。同理，在时钟信号ck1和ck2下降沿到来之前，第一反相器阵列和第二反相器阵列中选通的反相器的nmos管导通，pmos管关断，输出保持低电平。接下来，时钟信号ck1的下降沿先到来，第一反相器阵列中选通的反相器的pmos管导通，开始对输出节点的电容充电，输出电平逐渐增大，充电的速度由第一反相器阵列中选通的反相器数目决定。一直到时钟信号ck2的下降沿到来，第二反相器阵列中选通的反相器的pmos管也导通，一起对输出节点的电容充电，直到输出电平变为高电平。最终得到的输出电压波形可以使用分段直线来近似。
39.改变两组反相器阵列中选通的反相器数目即可改变输出相位。当第一反相器阵列选通的反相器数目多，则在第一个放电阶段放掉的电荷多，最终的输出波形相位靠前；当第一反相器阵列选通的反相器数目少，则在第一个放电阶段放掉的电荷少，最终的输出波形相位靠后。下降沿充电的情况与上升沿放电相似。最终得到的不同输出波形如图3所示。
40.后级反相器对由第一反相器阵列和第二反相器阵列构成的相位插值器的输出进行整形，输出信号ckout的波形如图4所示。相位插值器输出相位的最大调节范围等于两个输入时钟ck1和ck2的相位差，即数字时间转换器的增益大小为输入时钟ckgain的周期t。改变输入时钟ckgain的周期t即可改变数字时间转换器的增益。
41.所述第一反相器阵列和第二反相器阵列均包括n个并联的反相器，两组反相器阵列中反相器的选通数目在未进行积分非线性校准情况下分别由数字控制字a和b控制。在已知数字时间转换器的增益的情况下，如数字时间转换器不存在积分非线性，可以得到理想延时delay_ideal＝k
×
(a/b)。然而实际电路中可能存在积分非线性，因此利用所述异或
门、所述积分非线性检测模块和所述积分非线性校准模块对可能存在的积分非线性进行校准，使得新产生的控制字x/y与实际延时之间不存在积分非线性，即delay_real＝k
×
(x/y)。
42.所述异或门将输出信号ckout与输入时钟ck1异或，产生脉冲ckpulse，ckpulse的脉冲宽度代表了时钟信号ck1和时钟信号ckout的相位差，即数字时间转换器产生的实际延时delay_real。所述积分非线性检测模块的工作流程包括：步骤一：采样不同控制字a/b下的延时delay_real；步骤二：判断当前延时delay_real是否等于理想延时delay_ideal。如是，则电路不存在积分非线性，所述积分非线性校准模块输出新的控制字x/y＝a/b。如否，则所述积分非线性校准模块工作流程包括：步骤一：拟合积分非线性情况下控制字a/b与延时的关系曲线delay_real＝f(a/b)；步骤二：计算当前所需的新控制字x/y，x/y＝k-1
×
delay_real＝k-1
×
f(a/b)。具体工作流程如图5所示。
43.如上所述，尽管参照特定的优选实施例已经表示和表述了本发明，但其不得解释为对本发明自身的限制。在不脱离所附权利要求定义的本发明的精神和范围前提下，可对其在形式上和细节上做出各种变化。

技术特征：
1.带增益调节和积分非线性校准的数字时间转换器电路结构，其特征在于：所述电路结构包括第一d触发器、第二d触发器、第一反相器阵列、第二反相器阵列、电容c1、后级反相器、异或门、积分非线性检测模块、积分非线性校准模块和控制字a、b产生模块，所述电路结构基于控制字a和b产生不同程度的延迟。2.根据权利要求1所述的带增益调节和积分非线性校准的数字时间转换器电路结构，其特征在于：所述第一d触发器的输入端接时钟信号ckin，所述第一d触发器的时钟控制端接时钟信号ckgain，产生时钟信号ck1；所述第二d触发器的输入端接时钟信号ck1，所述第二d触发器的时钟控制端接时钟信号ckgain，产生时钟信号ck2；所述第一反相器阵列的输入端为时钟信号ck1，由数字控制字x控制；所述第二反相器阵列的输入端为时钟信号ck2，由数字控制字y控制；所述第一反相器阵列和所述第二反相器阵列的输出端短接后连接于电容c1，所述电容c1连接后级反相器的输入端，所述后级反相器的输出端输出延时后的信号ckout；所述异或门的第一输入端接时钟信号ck1，其第二输入端接时钟信号ckout，所述异或门的输出端连接所述所述积分非线性检测模块；所述积分非线性检测模块的输出端连接于所述积分非线性校准模块，所述控制字a、b产生模块生成控制字a和b并送入所述积分非线性校准模块，所述积分非线性校准模块调整控制字a和b产生新的控制字x和y控制所述第一反相器阵列和所述第二反相器阵列。3.根据权利要求2所述的带增益调节和积分非线性校准的数字时间转换器电路结构，其特征在于：所述异或门产生脉冲ckpulse，所述脉冲ckpulse的脉冲宽度代表了所述时钟信号ck1和所述时钟信号ckout的相位差，即数字时间转换器产生的延时delay。所述积分非线性检测模块的工作流程包括步骤一和二，其中：步骤一：采样不同控制字a和b下的延时delay；步骤二：判断当前延时是否等于理想延时；所述积分非线性校准模块工作流程包括步骤a和b，其中：步骤a：拟合积分非线性情况下控制字a和b与延时的关系曲线；步骤b：计算当前所需的新控制字x和y。4.根据权利要求3所述的带增益调节和积分非线性校准的数字时间转换器电路结构，其特征在于：所述第一反相器阵列和第二反相器阵列均包括n个并联的反相器，所述第一反相器阵列中反相器的选通数目由数字控制字x控制，所述第二反相器阵列中反相器的选通数目由数字y控制。

技术总结
本发明公开了一种带增益调节和积分非线性校准的数字时间转换器电路结构，包括第一D触发器、第二D触发器，由第一反相器阵列和第二反相器阵列组成的相位插值器，后级反相器、异或门、积分非线性检测模块和积分非线性校准模块。本发明中输入时钟CKgain的频率大小决定了数字时间转换器的增益大小。相位插值器通过数字控制字X和Y分别控制两组反相器阵列的选通数目，从而改变输出相位，并由后级反相器进行整形。本发明中的积分非线性检测模块和积分非线性校准模块通过调节两组反相器阵列的数字控制字X和Y实现对数字时间转换器积分非线性的校准。的校准。的校准。


技术研发人员：唐路 李贾唯茜 张有明 唐旭升
受保护的技术使用者：东南大学
技术研发日：2023.05.18
技术公布日：2023/8/13