一种多模混合互连架构的多FPGA原型验证平台硬件体系结构的制作方法

一种多模混合互连架构的多fpga原型验证平台硬件体系结构
技术领域
1.本发明属于fpga硬件体系结构技术领域，特别是涉及一种多模混合互连架构的多fpga原型验证平台硬件体系结构。


背景技术：

2.对于大型的asic设计，在做fpga原型验证时，一块fpga往往容纳不下完整设计，需要将多块fpga互连形成多fpga系统才能验证整个设计。此时，就需要对asic设计进行分割，每块fpga上放置部分设计。而当前大部分多fpga原型验证系统的fpga之间采用的是tdm(时分复用)的方式进行端到端通信，导致fpga内部主频与fpga间接口带宽具有紧耦合关系，即：当fpga间通信带宽确定时，如果两个芯片间需要传输的信号数量较多，必然导致时分复用率变高，从而使得fpga系统的主频降低，仿真性能降低。
3.另外，如果进行更大规模asic设计的fpga原型验证，则需要更多fpga资源，由于fpga引脚数量有限，更多fpga芯片互连时，每两个fpga之间的引脚资源更少，而在互连信号数量保持不变的情况下，使得时分复用率升高，导致信号传输延时增加，进而使得主频降低。有人提出一种解决方式是限制单个fpga直接连接的fpga数量，以保证fpga之间物理连接到通道的数量，对于两个fpga之间逻辑有通信需求而两个fpga之间不存在物理连接通道的情况，采用多跳方式进行传输。虽然上述方法可以解决物理通道数量减少的问题，但是由于信号需要多跳才能传输到目标fpga时，同样增加了信号延时，最终导致fpga的主频降低，从而使得仿真性能降低。所以，传统的时分复用方式也限制了多fpga原型验证系统规模扩展。


技术实现要素：

4.针对以上技术问题，本发明提供一种多模混合互连架构的多fpga原型验证平台硬件体系结构。
5.本发明解决其技术问题采用的技术方案是：
6.一种多模混合互连架构的多fpga原型验证平台硬件体系结构，包括高速交换网络、多个电路板板卡和多路高速串行收发器，每个电路板板卡内放置多个fpga，同一个电路板板卡内的多个fpga利用lvds接口进行板内直连，不同电路板板卡之间的fpga通过高速交换网络和多路高速串行收发器连接，同一个电路板板卡内的多个fpga通过高速交换网络和高速串行收发器进行板内非直连。
7.优选地，不同电路板板卡之间的fpga通过高速交换网络和多路高速串行收发器连接，包括：
8.一个电路板板卡的fpga分别通过不同路高速串行收发器连接至高速交换网络，再通过不同路高速串行收发器连接至另一个电路板板卡的fpga。
9.优选地，同一个电路板板卡内的多个fpga通过高速交换网络和高速串行收发器进行板内非直连，包括：
10.同一个电路板板卡的任一个fpga通过对应高速串行收发器连接至高速交换网络，再通过其余不同路高速串行收发器连接至同一个电路板板卡的其余fpga。
11.优选地，高速串行收发器包括gth端口、gtx端口、gty端口、gtp端口、gtz端口和gtm端口中的至少一种。
12.优选地，不同电路板板卡之间的fpga还可通过预留的基于lvds的端口利用电缆直连。
13.优选地，高速交换网络的实现方式包括报文交换或者点对点直连通信。
14.优选地，外设接口可通过高速交换网络接入到硬件体系中，其中，外设接口包括i2c接口、uart接口、spi接口、qspi接口、jtag接口和gpio接口中的至少一种。
15.上述一种多模混合互连架构的多fpga原型验证平台硬件体系结构，相对于现有技术，具体如下优点：
16.(1)增强了平台的灵活性和可扩展性，当需要对系统进行扩容时，可以通过光纤和高速交换网络对新增部分进行连接，将新增加设备接入高速交换网络实现，而不需要对已有系统进行调整和修改；
17.(2)由于基于gth或其他高速收发器的高速交换网络的带宽相对基于tdm方式的lvds端口相比，带宽增大了几百上千倍，提高了仿真性能；
18.(3)基于tdm的lvds端口，需要更多的fpga引脚，因此本平台相对传统平台，在增加fpga之间互连带宽的同时，节约了fpga的引脚资源；
19.(4)平台天然支持云端处理，可通过对高速交换网络的路由重构，改变fpga之间高速通信端口的网络通信状态，实现fpga资源和带宽资源的划分和调整。
附图说明
20.图1为本发明一实施例中提供的多fpga硬件仿真平台体系结构示例示意图；
21.图2为本发明另一实施例中提供的多fpga硬件仿真平台体系结构示例示意图。
具体实施方式
22.为了使本技术领域的人员更好地理解本发明的技术方案，下面结合附图对本发明作进一步的详细说明。
23.在一个实施例中，一种多模混合互连架构的多fpga原型验证平台硬件体系结构，包括高速交换网络、多个电路板板卡和多路高速串行收发器，每个电路板板卡内放置多个fpga，同一个电路板板卡内的多个fpga利用lvds接口进行板内直连，不同电路板板卡之间的fpga通过高速交换网络和多路高速串行收发器连接，同一个电路板板卡内的多个fpga通过高速交换网络和高速串行收发器进行板内非直连。
24.在一个实施例中，不同电路板板卡之间的fpga通过高速交换网络和多路高速串行收发器连接，包括：
25.一个电路板板卡的fpga(field programmable gate array，现场可编程门阵列)分别通过不同路高速串行收发器连接至高速交换网络，再通过不同路高速串行收发器连接至另一个电路板板卡的fpga。
26.在一个实施例中，同一个电路板板卡内的多个fpga通过高速交换网络和高速串行
收发器进行板内非直连，包括：
27.同一个电路板板卡的任一个fpga通过对应高速串行收发器连接至高速交换网络，再通过其余不同路高速串行收发器连接至同一个电路板板卡的其余fpga。
28.在一个实施例中，高速串行收发器包括gth端口、gtx端口、gty端口、gtp端口、gtz端口和gtm端口中的至少一种。
29.具体地，gth、gtx、gty、gtp、gtz、gtm端口：gt，gigabyte transceiver，g比特收发器，通常称为serdes、高速收发器、gt等。gth、gtx、gty、gtp、gtz、gtm为xilinx各系列fpga中，根据不同的工艺和需求所开发的不同高速串行收发器，按支持的最高线速排序为gtp《gtx《gth《gtz《gty《gtm。
30.在一个实施例中，不同电路板板卡之间的fpga还可通过预留的基于lvds的端口利用电缆直连。
31.具体地，lvds(low-voltage differential signaling，低电压差分信号)是一种低功耗、低误码率、低串扰和低辐射的差分信号技术。多fpga硬件仿真平台的fpga之间可以通过lvds端口连接，也可以通过gth或其他高速串行收发器连接到交换网络进行互连。进一步地，对延时敏感的信号，建议通过lvds端口采用时分复用的方式进行通信。而对延时不敏感，但对通信带宽要求高的信号，建议通过gth或其他高速串行收发器以报文交换进行通信。
32.在本实施例中，硬件仿真平台体系以电路板板卡为单位，单个电路板板卡内放置多个fpga，fpga之间利用lvds接口进行板内直连。同时，电路板板卡之间的fpga可以通过高速交换互连，也可以通过预留的基于lvds的端口利用电缆直连。
33.一个实施例示意图如下图1所示，以基于gth或其他高速串行收发器的高速交换网络为例。
34.单个电路板板卡上放置4个fpga，fpga两两之间通过lvds接口直连，同时，每个fpga都通过多个gth或其他高速串行收发器端口连接到高速交换网络中，与其他电路板板卡上的fpga进行互连。同时，单电路板板卡内的fpga之间也通过高速交换网络进行互连。
35.在一个实施例中，高速交换网络的实现方式包括报文交换或者点对点直连通信。
36.在一个实施例中，外设接口可通过高速交换网络接入到硬件体系中，其中，外设接口包括i2c接口、uart接口、spi接口、qspi接口、jtag接口和gpio接口中的至少一种。
37.进一步地，高速交换网络的实现方式包括报文交换或者点对点直连通信等多种交换方式。同时，外设接口可通过交换网络接入到系统中，外设接口包括：i2c、uart、spi、qspi、jtag、gpio等，实现原型验证时用户对不同外设接口的需求。其中，i2c又称为iic，i2c总线是由philips公司开发的一种简单、双向二线制同步串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息。uart(universal asynchronous receiver/transmitter，通用异步收发器)，是一种通用串行数据总线，用于异步通信，该总线双向通信，可以实现全双工传输和接收。spi(serial peripheral interface，串行外设接口)，是一种高速的，全双工，同步的通信总线。qspi：queued spi，是motorola公司推出的spi接口的扩展，在spi协议的基础上，motorola公司对其功能进行了增强，增加了队列传输机制，推出了队列串行外围接口协议(即qspi协议)，一般用于连接单、双或四(条数据线)spi flash存储介质。jtag(joint test action group，联合测试工作组)，是一种国际标准测试协议
(ieee 1149.1兼容)，主要用于芯片内部测试。现在多数的高级器件都支持jtag协议，如dsp、fpga器件等。标准的jtag接口是4线：tms、tck、tdi、tdo，分别为模式选择、时钟、数据输入和数据输出线。gpio(general-purpose input/output，通用型输入输出)，功能类似8051的p0—p3，其接脚可以供使用者由程控自由使用，pin脚依现实考量可作为通用输入(gpi)或通用输出(gpo)或通用输入与输出(gpio)，如当clk generator,chip select等。
38.进一步地，还可通过对高速交换网络的路由重构，改变fpga之间gth或其他高速串行收发器端口的网络通信状态，实现fpga资源和带宽资源的划分和调整，比如：资源池中有12个fpga可用，通过路由配置可以将12个fpga中的4个fpga分为a组，供a用户使用。剩下的8个fpga分为b组，供b用户使用。而a组和b组用户所使用的fpga之间不存在通信，形成了2个独立的fpga验证环境。fpga资源之间可以通过路由配置，根据用户对资源的需求，自由组合。
39.具体地，与传统多fpga硬件仿真平台相比，创新点在于在fpga之间增加了基于高速交换网络的通信互连，通过改变板内lvds与板间高速串行收发器的连接，可以实现多种体系结构，如图2所示。
40.上述一种多模混合互连架构的多fpga原型验证平台硬件体系结构，相对于现有技术，具体如下优点：
41.(1)增强了平台的灵活性和可扩展性，当需要对系统进行扩容时，可以通过光纤和高速交换网络对新增部分进行连接，将新增加设备接入高速交换网络实现，而不需要对已有系统进行调整和修改；
42.(2)由于基于gth或其他高速收发器的高速交换网络的带宽相对基于tdm方式的lvds端口相比，带宽增大了几百上千倍，提高了仿真性能；
43.(3)基于tdm的lvds端口，需要更多的fpga引脚，因此本平台相对传统平台，在增加fpga之间互连带宽的同时，节约了fpga的引脚资源；
44.(4)平台天然适用于云端处理，可通过对高速交换网络的路由重构，改变fpga之间gth的网络通信状态，实现fpga资源和带宽资源的划分和调整。
45.以上对本发明所提供的一种多模混合互连架构的多fpga原型验证平台硬件体系结构进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

技术特征：
1.一种多模混合互连架构的多fpga原型验证平台硬件体系结构，其特征在于，包括高速交换网络、多个电路板板卡和多路高速串行收发器，每个电路板板卡内放置多个fpga，同一个电路板板卡内的多个fpga利用lvds接口进行板内直连，不同电路板板卡之间的fpga通过所述高速交换网络和所述多路高速串行收发器连接，同一个电路板板卡内的多个fpga通过所述高速交换网络和所述高速串行收发器进行板内非直连。2.根据权利要求1所述的硬件体系结构，其特征在于，所述不同电路板板卡之间的fpga通过所述高速交换网络和所述多路高速串行收发器连接，包括：一个电路板板卡的fpga分别通过不同路高速串行收发器连接至所述高速交换网络，再通过不同路高速串行收发器连接至另一个电路板板卡的fpga。3.根据权利要求2所述的硬件体系结构，其特征在于，所述同一个电路板板卡内的多个fpga通过所述高速交换网络和所述高速串行收发器进行板内非直连，包括：同一个电路板板卡的任一个fpga通过对应高速串行收发器连接至所述高速交换网络，再通过其余不同路高速串行收发器连接至同一个电路板板卡的其余fpga。4.根据权利要求3所述的硬件体系结构，其特征在于，所述高速串行收发器包括gth端口、gtx端口、gty端口、gtp端口、gtz端口和gtm端口中的至少一种。5.根据权利要求4所述的硬件体系结构，其特征在于，不同电路板板卡之间的fpga还可通过预留的基于lvds的端口利用电缆直连。6.根据权利要求5所述的硬件体系结构，其特征在于，所述高速交换网络的实现方式包括报文交换或者点对点直连通信。7.根据权利要求6所述的硬件体系结构，其特征在于，外设接口可通过所述高速交换网络接入到硬件体系中，其中，所述外设接口包括i2c接口、uart接口、spi接口、qspi接口、jtag接口和gpio接口中的至少一种。

技术总结
本发明公开了一种多模混合互连架构的多FPGA原型验证平台硬件体系结构，包括高速交换网络、多个电路板板卡和多路高速串行收发器，每个电路板板卡内放置多个FPGA，同一个电路板板卡内的多个FPGA利用LVDS接口进行板内直连，不同电路板板卡之间的FPGA通过高速交换网络和多路高速串行收发器连接，同一个电路板板卡内的多个FPGA通过高速交换网络和高速串行收发器进行板内非直连。在FPGA之间增加了基于高速交换网络的通信互连，通过改变板内和板间的高速串行收发器的连接关系，可以实现多种体系结构，增强了平台的灵活性和可扩展性，带宽增大了几百上千倍，提高了仿真性能，节约了FPGA的引脚资源，实现FPGA资源和带宽资源的划分和调整。调整。调整。


技术研发人员：李立
受保护的技术使用者：湖南泛联新安信息科技有限公司
技术研发日：2023.04.17
技术公布日：2023/8/14