全加器、芯片、板卡及电子设备的制作方法

1.本技术涉及集成电路
技术领域：
：，具体而言，本技术涉及一种全加器、芯片、板卡及电子设备。
背景技术：
：：2.全加器(full-adder)是一种广泛用于集成电路的基本电路单元模块，其作用是进行将数字输入信号以及进位输入信号进行二进制加法，生成输出信号和以及进位输出信号。3.现有的2bit全加器是由两个1bit全加器级联构成的，假设每一个全加器从输入信号到产生输出信号的延时为ts(根据工艺不同，大小通常为几百ps到几ns量级)，那么，2bit全加器从输入到输出的总延时为2ts，延时过大，不适合高速应用。技术实现要素：4.本技术实施例提供了一种全加器、芯片、板卡及电子设备。5.根据本技术实施例的第一方面，提供了一种全加器，包括：6.多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与所述至少一个逻辑电路中的第一逻辑电路的输入端连接；7.所述多级全加器包括：8.第一级全加器，其用于基于数字信号的高位输入信号及进位输入信号，生成第一高位和信号及第一进位信号；9.第二级全加器，其用于基于数字信号的高位输入信号及进位输入信号，生成第二高位和信号及第二进位信号；10.第三级全加器，其用于基于数字信号的低位输入信号及进位输入信号，生成低位和信号及进位相关信号；11.所述第一逻辑电路，其用于基于第一高位和信号、第二高位和信号及进位相关信号生成全加器的高位和输出信号，并基于第一进位信号、第二进位信号及进位相关信号生成全加器的进位输出信号。12.在又一个可能的实现方式中，所述至少一个逻辑电路还包括第二逻辑电路，其中，13.所述第三级全加器的信号输出端连接所述第二逻辑电路的输入端；14.所述第二逻辑电路，其用于基于所述低位和信号生成所述全加器的低位和输出信号。15.在另一个可能的实现方式中，所述第二逻辑电路包括第三pmos管，所述第三级全加器的信号输出端连接所述第三pmos管的漏极，所述第三pmos管的栅极接地，所述第三pmos管的源极用于输出所述全加器的低位和输出信号；16.或者，17.所述第二逻辑电路包括第五nmos管，所述第三级全加器的信号输出端连接所述第五nmos管的源极，所述第五nmos管的栅极接参考电源，所述第五nmos管的漏极用于输出所述全加器的低位和输出信号。18.在另一个可能的实现方式中，所述第一逻辑电路包括：第一nmos管和第二nmos管，以及，第一pmos管和第二pmos管，其中，19.所述第三级全加器的进位输出端分别与所述第一nmos管、所述第二nmos管、所述第一pmos管和所述第二pmos管的栅极连接；20.所述第一级全加器的信号输出端连接所述第一nmos管的源极，所述第一级全加器的进位输出端连接所述第二nmos管的源极；21.所述第二级全加器的信号输出端连接所述第一pmos管的漏极，所述第二级全加器的进位输出端连接所述第二pmos管的漏极；22.所述第一nmos管的漏极与所述第一pmos管的源极连接，用于输出所述全加器的高位和输出信号；23.所述第二nmos管的漏极与所述第二pmos管的源极连接，用于输出所述全加器的进位输出信号。24.在另一个可能的实现方式中，所述第一级全加器的进位输入端接参考电源，则所述第二级全加器进位输入端接地。25.在另一个可能的实现方式中，所述第一逻辑电路包括：第四pmos管、第五pmos管、第三nmos管和第四nmos管，以及反相器，其中，26.所述第三级全加器的进位输出端与所述反相器的输入端连接；27.所述反相器的输出端分别与所述第四pmos管、所述第五pmos管、所述第三nmos管和所述第四nmos管的栅极连接；28.所述第一级全加器的信号输出端连接所述第四pmos管的漏极，所述第一级全加器的进位输出端连接所述第五pmos管的漏极；29.所述第二级全加器的信号输出端连接所述第三nmos管的源极，所述第二级全加器的进位输出端连接所述第四nmos管的源极；30.所述第四pmos管的源极与所述第三nmos管的漏极连接，用于输出所述全加器的高位和输出信号；31.所述第五pmos管的源极与所述第四nmos管的漏极连接，用于输出所述全加器的进位输出信号。32.在另一个可能的实现方式中，所述第一级全加器的进位输入端接地，则所述第二级全加器进位输入端接参考电源。33.在另一个可能的实现方式中，若所述进位相关信号为高电平，所述第一高位和信号被输出作为所述全加器的高位和输出信号，且，所述第一进位信号被输出作为所述全加器的进位输出信号；34.若所述进位相关信号为低电平，所述第二高位和信号被输出作为所述全加器的高位和输出信号，且，所述第二进位信号被输出作为所述全加器的进位输出信号。35.根据本技术实施例的第二方面，提供了一种芯片，包括：36.一个或多个如上述第一方面所述的全加器，以及通用互联接口和处理装置，其中，37.所述全加器用于通过所述通用互联接口从所述处理装置获取待处理数据，并对所述待处理数据进行全加后将结果通过所述通用互联接口传递给所述处理装置。38.在一个可能的实现方式中，还包括：39.存储装置，该存储装置分别与所述全加器和所述处理装置连接，用于保存所述全加器和所述处理装置的数据。40.根据本技术实施例的第三方面，提供了一种板卡，包括：存储器件、接收装置和控制器件以及如上述第二方面所述的芯片；41.其中，所述芯片与所述存储器件、所述控制器件以及所述接收装置分别连接；42.所述存储器件，用于存储数据；43.所述接收装置，用于实现所述芯片与外部设备之间的数据传输；44.所述控制器件，用于对所述芯片的状态进行监控。45.根据本技术实施例的第四方面，提供了一种电子设备，包括：如上述第三方面所述的板卡。46.本技术实施例中的全加器在完成一次全加时，由于多级全加器同时工作，因此从输入信号到产生输出信号的延时相较于现有2bit全加器完成一次全加的延时更低，能够适用于更高速的应用。附图说明47.为了更清楚地说明本技术实施例中的技术方案，下面将对本技术实施例描述中所需要使用的附图作简单地介绍。48.图1a为相关技术中的全加器的示意图；49.图1b为相关技术中的全加器的真值表；50.图2为相关技术中的2bit全加器的结构示意图；51.图3为本技术实施例提供的一种全加器的结构示意图；52.图4为本技术另一实施例提供的一种全加器的结构示意图；53.图5为本技术另一实施例提供的一种全加器的结构示意图；54.图6为本技术另一实施例提供的一种全加器的结构示意图55.图7为实现本技术实施例提供的一种芯片的结构示意图；56.图8为实现本技术另一实施例提供的一种芯片的结构示意图；57.图9为本技术实施例提供的一种板卡的结构示意图。58.附图标记说明：59.10-全加器；60.11-第一级全加器；12-第二级全加器；13-第三级全加器；21-第一逻辑电路；22-第二逻辑电路；61.211-反相器；62.30-芯片；63.31-通用互联接口；32-处理装置；33-存储装置；64.40-板卡；65.41-存储器件；42-接收装置；43-控制器件；66.m1-第一nmos管；m2-第二nmos管；m3-第一pmos管；m4-第二pmos管；m5-第三pmos管；m6-第四pmos管；m7-第五pmos管；m8-第三nmos管；m9-第四nmos管；m10-第五nmos管。具体实施方式67.下面结合本技术中的附图描述本技术的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本技术实施例的技术方案的示例性描述，对本技术实施例的技术方案不构成限制。68.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施方式作进一步地详细描述。69.图1a示出了全加器的示意图。通常来说，全加器可以用具有三个输入以及两个输出的电子电路实现。其中，在输入侧，a、b表示两个加数，ci表示来自相邻低位的进位数。对应地，在输出侧，s表示本位的和数，co表示向相邻高位的进位数。70.图1b示出了全加器的真值表(truthtable)。如图1b所示，当输入侧的a、b、ci中具有逻辑值“1”的数的数目是奇数时，sum的值将是“1”。否则，s的值将是“0”。此外，当输入侧的a、b、ci中具有逻辑值“1”的数的数目超过1时，co的值将是“1”，否则，co的值将是“0”。71.图2示出了2bit全加器的示意图。左边的第一级全加器将最低位a[0]，b[0]，ci进行1bit二进制加法后，产生和的最低位s[0]以及第一级的进位输出信号cx，cx作为第二级的进位输入信号再高位输入a[1]，b[1]进行相加，产生和的最高位输出s[1]和进位输出信号co，从而完成2bit全加的功能。[0072]假设每一个全加器从输入信号到产生输出信号的延时为ts(根据工艺不同，大小通常为几百ps到几ns量级)，那么，现有的2bit全加器从输入到输出的总延时为2ts，对于某些高速应用，2ts的总延时会限制芯片工作的最快频率(假设ts＝1ns，那么采用现有的2bit全加器的芯片最快工作频率为500mhz)。另外一方面，s[0]的产生延时是ts，而s1，co的产生延时是2ts，这会在s[0]和s[1]与co之间产生毛刺，从而降低了应用该全加器的系统的稳定性。[0073]针对现有技术中存在的上述技术问题，本技术实施例提供了一种全加器、芯片、板卡及电子设备。[0074]下面通过对几个示例性实施方式的描述，对本技术实施例的技术方案以及本技术的技术方案产生的技术效果进行说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。[0075]图3给出了本技术实施例提供的一种全加器的结构示意图。如图3所示的全加器10，包括：多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与至少一个逻辑电路中的第一逻辑电路21的输入端连接；[0076]多级全加器包括：[0077]第一级全加器11，其用于基于数字信号的高位输入信号a[1]，b[1]及进位输入信号ci，生成第一高位和信号s1[1]及第一进位信号co1；[0078]第二级全加器12，其用于基于数字信号的高位输入信号a[1]，b[1]及进位输入信号ci，生成第二高位和信号s2[1]及第二进位信号co2；[0079]第三级全加器13，其用于基于数字信号的低位输入信号a[0]，b[0]及进位输入信号ci，生成低位和信号sx[0]及进位相关信号cx；[0080]第一逻辑电路21，其用于基于第一高位和信号s1[1]、第二高位和信号s2[1]及进位相关信号cx生成全加器10的高位和输出信号s[1]，并基于第一进位信号co1、第二进位信号co2及进位相关信号cx生成全加器10的进位输出信号co。[0081]该实施例中的全加器在完成一次全加时，由于多级全加器同时工作，因此从输入信号到产生输出信号的延时相较于现有2bit全加器完成一次全加的延时更低，能够适用于更高速的应用。[0082]在一个可能的实现方式中，如图4所示，至少一个逻辑电路还包括第二逻辑电路22，其中，[0083]第三级全加器13的信号输出端连接第二逻辑电路22的输入端；[0084]第二逻辑电路22，其用于基于低位和信号sx[0]生成全加器的低位和输出信号s[0]。[0085]在另一个可能的实现方式中，如图4所示，第一级全加器11的进位输入端接参考电源vdd，则第二级全加器12进位输入端接地。具体的，在这种情况下，第一逻辑电路21包括：第一nmos管m1和第二nmos管m2，以及，第一pmos管m3和第二pmos管m4，其中，[0086]第三级全加器13的进位输出端分别与第一nmos管m1、第二nmos管m2、第一pmos管m3和第二pmos管m4的栅极连接；[0087]第一级全加器11的信号输出端连接第一nmos管m1的源极，第一级全加器的进位输出端连接第二nmos管m2的源极；[0088]第二级全加器12的信号输出端连接第一pmos管m3的漏极，第二级全加器的进位输出端连接第二pmos管m4的漏极；[0089]第一nmos管m1的漏极与第一pmos管m3的源极连接，用于输出全加器的高位和输出信号s[1]；[0090]第二nmos管m2的漏极与第二pmos管m4的源极连接，用于输出全加器的进位输出信号co。[0091]该实施例中的全加器完成一次全加时，由于多级全加器同时工作，因此，从输入信号到产生输出信号所需要的延时为ts+tm，其中，tm为单个mos管的导通延时(tm《《ts，tm通常为10ps量级)，小于现有2bit全加器完成一次全加的延时2ts。[0092]在另一个可能的实现方式中，如图4所示，第二逻辑电路22包括第三pmos管m5，第三级全加器13的信号输出端连接第三pmos管m5的漏极，第三pmos管m5的栅极接地，第三pmos管m5的源极用于输出全加器的低位和输出信号s[0]。[0093]在该实施例中，第三级全加器的低位和输出sx[0]要经过一个栅极连接地的导通pmos管再形成最终的低位和输出s[0]，由于pmos管的导通延时为tm，因此，s[0]，s[1]，co的产生延时均为ts+tm，不会产生毛刺。[0094]在另一个可能的实现方式中，若进位相关信号cx为高电平，第一高位和信号s1[1]被输出作为全加器的高位和输出信号s[1]，且，第一进位信号co1被输出作为全加器的进位输出信号co；[0095]若进位相关信号cx为低电平，第二高位和信号s2[1]被输出作为全加器的高位和输出信号s[1]，且，第二进位信号co2被输出作为全加器的进位输出信号co。[0096]在该实施例中，若cx为高电平(即cx＝1)，第一nmos管m1和第二nmos管m2导通，第一pmos管m3和第二pmos管m4关断，则全加器的高位和输出信号s[1]为第一高位和信号s1[1](即s[1]＝s1[1])，全加器的进位输出信号co为第一进位信号co1(即co＝co1)，从而完成了低位进位位(cx)为1情况下的全加。[0097]若cx为低电平(即cx＝0)，第一nmos管m1和第二nmos管m2关断，第一pmos管m3和第二pmos管m4导通，则全加器的高位和输出信号s[1]为第二高位和信号s2[1](即s[1]＝s2[1])，全加器的进位输出信号co为第二进位信号co2(即co＝co2)，从而完成了低位进位位(cx)为0情况下的全加。[0098]因此，该实施例中的全加器在完成一次全加时，多级全加器同时工作，可以有效降低全加的延时。[0099]本技术实施例中的2bit全加器由3个1bit的全加器adder1，adder2，adder3所构成(如图5所示)。本技术实施例中的2bit全加器的工作原理如下:[0100]adder1，adder2的进位输入位分别接参考电源vdd和地(vdd和地分别表示数字1和0)。当进行加法工作时，adder3将a[0]，b[0]以及进位输入位ci进行全加，产生和sx[0]以及进位输出cx，同时，adder1和adder2分别将a[1]，b[1]与1(vdd)和0(地)进行全加，adder1生成和sh[1]以及进位输出位coh，adder2生成和sl[1]以及进位输出位col。[0101]本技术实施例的方案中将adder1和adder2的进位输入ci连接参考电源和地，adder1和adder2可以分别认为是低位进位输入位为1或者0的情况。由于cx为低位进位输入位，即当cx＝1(高电平)时，nmos管m1，m2导通，pmos管m3，m4关断，s[1]＝sh[1]，co[1]＝coh[1]，完成了低位进位位(cx)为1情况下的全加。当cx＝0(低电平)时，nmos管m1，m2关断，pmos管m3，m4导通，s[1]＝sl[1]，co[1]＝col[1]，完成了低位进位位(cx)为0情况下的全加。[0102]本技术实施例中的2bit全加器，完成一次全加时，由于adder1，adder2，adder3是同时工作，因此所需要的延时为ts+tm，其中，tm为单个mos管的导通延时(tm《《ts，tm通常为10ps量级)，小于现有2bit全加器完成一次全加的延时2ts。此外，adder3的低位和输出sx[0]要经过一个栅极连接地的导通pmos管m5(其延时同样为tm)再形成最终的低位和输出s[0]，因此，s[0]，s[1]，co的产生延时均为ts+tm，不会产生毛刺。[0103]在另一个可能的实现方式中，如图6所示，第一级全加器11的进位输入端接地，则第二级全加器12进位输入端接参考电源。具体的，在这种情况下，第一逻辑电路21包括：第四pmos管m6、第五pmos管m7、第三nmos管m8和第四nmos管m9，以及反相器211，其中，[0104]第三级全加器13的进位输出端与反相器211的输入端连接；[0105]反相器211的输出端分别与第四pmos管m6、第五pmos管m7、第三nmos管m8和第四nmos管m9的栅极连接；[0106]第一级全加器11的信号输出端连接第四pmos管m6的漏极，第一级全加器11的进位输出端连接第五pmos管m7的漏极；[0107]第二级全加器12的信号输出端连接第三nmos管m8的源极，第二级全加器12的进位输出端连接第四nmos管m9的源极；[0108]第四pmos管m6的源极与第三nmos管m8的漏极连接，用于输出全加器的高位和输出信号s[1]；[0109]第五pmos管m7的源极第四nmos管m9的漏极连接，用于输出全加器的进位输出信号co。[0110]该实施例中的全加器完成一次全加时，由于多级全加器同时工作，因此，从输入信号到产生输出信号所需要的延时为ts+tm，其中，tm为单个mos管的导通延时(tm《《ts，tm通常为10ps量级)，小于现有2bit全加器完成一次全加的延时2ts。[0111]具体的，在该实施例中，第三级全加器13的进位输出端输出的进位相关信号cx经反相器211的反相处理后输出反相后的进位相关信号cbx，因此，输入到第四pmos管m6、第五pmos管m7、第三nmos管m8和第四nmos管m9的信号为反相后的进位相关信号cbx。[0112]在另一个可能的实现方式中，如图6所示，第二逻辑电路22包括第五nmos管m10，第三级全加器13的信号输出端连接第五nmos管m10的源极，第五nmos管m10的栅极接参考电源，第五nmos管m10的漏极用于输出全加器的低位和输出信号s[0]。[0113]在该实施例中，第三级全加器13的低位和输出sx[0]要经过一个栅极连接参考电源的导通nmos管再形成最终的低位和输出s[0]，由于nmos管的导通延时为tm，因此，s[0]，s[1]，co的产生延时均为ts+tm，不会产生毛刺。[0114]综上，本技术实施例中的2bit全加器具有以下有益效果：[0115]1、与现有的2bit全加器相比，具有更低的延时，能工作在更高速的芯片应用中。[0116]2、本技术实施例中的2bit全加器的输出不会有毛刺，与现有的2bit全加器相比，具有更好的稳定性。[0117]本领域的技术人员容易理解，虽然本文描述了全加器的上述实施例，但是根据本发明的全加器不限于此，而是可以根据需要进行调整。[0118]根据本公开的全加器可以以软件、硬件、软件与硬件的结合等各种适当的方式实现。[0119]本技术提供的全加器可应用于ai芯片、现场可编程门阵列fpga(field－programmablegatearray，fpga)芯片、或者是其它的硬件电路设备中进行运算处理。[0120]如图7所示，本技术实施例还提供了一种芯片30，其包括一个或多个在本技术中提到的全加器10，以及通用互联接口31和处理装置32，其中，[0121]全加器10用于通过通用互联接口31从处理装置32获取待处理数据，并对待处理数据进行全加后将结果通过通用互联接口31传递给处理装置32。[0122]需要说明的是，在该实施例中，处理装置32可以包括中央处理器cpu、图形处理器gpu、神经网络处理器等通用/专用处理器中的一种或以上的处理器类型。处理装置32所包括的处理器数量不做限制。[0123]当包含一个以上全加器10时，多个全加器之间可以通过pcie总线进行互联并传输数据，以支持更大规模的运算。此时，多个全加器可以共享同一控制系统，也可以有各自独立的控制系统；多个全加器可以共享内存，也可以每个全加器有各自的内存。此外，其互联方式可以是任意互联拓扑。[0124]在一些可选实施方案中，如图8所示，芯片30还可以包括存储装置33。该存储装置33分别与全加器10和处理装置32连接。存储装置33用于保存全加器10和处理装置32的数据，尤其适用于所需要运算的数据在全加器10或处理装置32的内部存储中无法全部保存的数据。[0125]该芯片30可以作为手机、机器人、无人机、视频监控设备等设备的soc片上系统，有效降低延时，提高处理速度，降低整体功耗。在这种情况下，该芯片的通用互联接口与设备的某些部件相连接。某些部件可以为摄像头，显示器，鼠标，键盘，网卡，wifi接口等。[0126]本技术实施例还提供了一种板卡，如图9所示的板卡40包括上述芯片30，还可以包括其它的配套部件，该配套部件包括但不限于：存储器件41、接收装置42和控制器件43；其中，[0127]存储器件41与芯片30通过总线连接，用于存储数据。[0128]接收装置42与芯片30电连接，用于实现芯30与外部设备之间的数据传输。在一个实施例中，接收装置42可以为标准pcie接口。外部设备可以为服务器或计算机，则待处理数据由服务器通过标准pcie接口传递至芯片，实现数据转移。在另一个实施例中，接收装置42还可以是其它的接口，本技术并不限制上述其它的接口的具体表现形式，接口能够实现转接功能即可。另外，芯片的计算结果仍由接收装置传送回外部设备(例如服务器或计算机)。[0129]控制器件43与芯片30电连接，用于对芯30的状态进行监控。[0130]具体的，芯片30与控制器件43可以通过spi接口电连接。控制器件43可以包括单片机(microcontrollerunit，mcu)。如芯片30可以包括多个处理芯片、多个处理核或多个处理电路，可以带动多个负载。因此，芯片可以处于多负载和轻负载等不同的工作状态。通过控制装置可以实现对芯片中多个处理芯片、多个处理或多个处理电路的工作状态的调控。[0131]需要说明的是，在该实施例中，存储器件41可以包括多组存储单元411。每一组存储单元411与芯片30通过总线连接。例如，每一组存储单元411可以是ddrsdram(doubledataratesdram，双倍速率同步动态随机存储器)。ddr不需要提高时钟频率就能加倍提高sdram的速度。ddr允许在时钟脉冲的上升沿和下降沿读出数据。ddr的速度是标准sdram的两倍。[0132]本技术实施例还提供了一种电子设备，其包括上述板卡。[0133]该电子设备可以为数据处理器、机器人、电脑、打印机、扫描仪、平板电脑、智能终端、手机、行车记录仪、导航仪、传感器、摄像头、服务器、云端服务器、相机、摄像机、投影仪、手表、耳机、移动存储、可穿戴设备、交通工具、家用电器、和/或医疗设备。[0134]上述交通工具包括飞机、轮船和/或车辆；家用电器包括电视、空调、微波炉、冰箱、电饭煲、加湿器、洗衣机、电灯、燃气灶、油烟机；医疗设备包括核磁共振仪、b超仪和/或心电图仪。[0135]应用本技术实施例，至少能够实现如下有益效果：[0136]在本技术实施例提供的全加器的输出不会有毛刺，与现有的2bit全加器相比，具有更好的稳定性和更低的延时，因此，能够工作在更高速的芯片应用中。[0137]本
技术领域：
：技术人员可以理解，本技术中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本技术中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本技术中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。[0138]在本技术的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本技术的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。[0139]术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。[0140]在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。[0141]在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。[0142]以上所述仅是本技术部分实施方式，应当指出，对于本
技术领域：
：的普通技术人员来说，在不脱离本技术的方案技术构思的前提下，采用基于本技术技术思想的其他类似实施手段，同样属于本技术实施例的保护范畴。当前第1页12当前第1页12
技术特征：
1.一种全加器，其特征在于，包括：多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与所述至少一个逻辑电路中的第一逻辑电路的输入端连接；所述多级全加器包括：第一级全加器，其用于基于数字信号的高位输入信号及进位输入信号，生成第一高位和信号及第一进位信号；第二级全加器，其用于基于数字信号的高位输入信号及进位输入信号，生成第二高位和信号及第二进位信号；第三级全加器，其用于基于数字信号的低位输入信号及进位输入信号，生成低位和信号及进位相关信号；所述第一逻辑电路，其用于基于第一高位和信号、第二高位和信号及进位相关信号生成全加器的高位和输出信号，并基于第一进位信号、第二进位信号及进位相关信号生成全加器的进位输出信号。2.根据权利要求1所述的全加器，其特征在于，所述至少一个逻辑电路还包括第二逻辑电路，其中，所述第三级全加器的信号输出端连接所述第二逻辑电路的输入端；所述第二逻辑电路，其用于基于所述低位和信号生成所述全加器的低位和输出信号。3.根据权利要求2所述的全加器，其特征在于，所述第二逻辑电路包括第三pmos管，所述第三级全加器的信号输出端连接所述第三pmos管的漏极，所述第三pmos管的栅极接地，所述第三pmos管的源极用于输出所述全加器的低位和输出信号；或者，所述第二逻辑电路包括第五nmos管，所述第三级全加器的信号输出端连接所述第五nmos管的源极，所述第五nmos管的栅极接参考电源，所述第五nmos管的漏极用于输出所述全加器的低位和输出信号。4.根据权利要求1-3中任一项所述的全加器，其特征在于，所述第一逻辑电路包括：第一nmos管和第二nmos管，以及，第一pmos管和第二pmos管，其中，所述第三级全加器的进位输出端分别与所述第一nmos管、所述第二nmos管、所述第一pmos管和所述第二pmos管的栅极连接；所述第一级全加器的信号输出端连接所述第一nmos管的源极，所述第一级全加器的进位输出端连接所述第二nmos管的源极；所述第二级全加器的信号输出端连接所述第一pmos管的漏极，所述第二级全加器的进位输出端连接所述第二pmos管的漏极；所述第一nmos管的漏极与所述第一pmos管的源极连接，用于输出所述全加器的高位和输出信号；所述第二nmos管的漏极与所述第二pmos管的源极连接，用于输出所述全加器的进位输出信号。5.根据权利要求4所述的全加器，其特征在于，所述第一级全加器的进位输入端接参考电源，所述第二级全加器进位输入端接地。6.根据权利要求1-3中任一项所述的全加器，其特征在于，所述第一逻辑电路包括：第
四pmos管、第五pmos管、第三nmos管和第四nmos管，以及反相器，其中，所述第三级全加器的进位输出端与所述反相器的输入端连接；所述反相器的输出端分别与所述第四pmos管、所述第五p mos管、所述第三nmos管和所述第四nmos管的栅极连接；所述第一级全加器的信号输出端连接所述第四pmos管的漏极，所述第一级全加器的进位输出端连接所述第五pmos管的漏极；所述第二级全加器的信号输出端连接所述第三nmos管的源极，所述第二级全加器的进位输出端连接所述第四nmos管的源极；所述第四pmos管的源极与所述第三nmos管的漏极连接，用于输出所述全加器的高位和输出信号；所述第五pmos管的源极与所述第四nmos管的漏极连接，用于输出所述全加器的进位输出信号。7.根据权利要求6所述的全加器，其特征在于，所述第一级全加器的进位输入端接地，所述第二级全加器进位输入端接参考电源。8.根据权利要求5或7所述的全加器，其特征在于，若所述进位相关信号为高电平，所述第一高位和信号被输出作为所述全加器的高位和输出信号，且，所述第一进位信号被输出作为所述全加器的进位输出信号；若所述进位相关信号为低电平，所述第二高位和信号被输出作为所述全加器的高位和输出信号，且，所述第二进位信号被输出作为所述全加器的进位输出信号。9.一种芯片，其特征在于，包括：一个或多个如权利要求1-8中任一项所述的全加器，以及通用互联接口和处理装置，其中，所述全加器用于通过所述通用互联接口从所述处理装置获取待处理数据，并对所述待处理数据进行全加后将结果通过所述通用互联接口传递给所述处理装置。10.根据权利要求9所述的芯片，其特征在于，还包括：存储装置，该存储装置分别与所述全加器和所述处理装置连接，用于保存所述全加器和所述处理装置的数据。11.一种板卡，其特征在于，包括：存储器件、接收装置和控制器件以及如权利要求9或10所述的芯片；其中，所述芯片与所述存储器件、所述控制器件以及所述接收装置分别连接；所述存储器件，用于存储数据；所述接收装置，用于实现所述芯片与外部设备之间的数据传输；所述控制器件，用于对所述芯片的状态进行监控。12.一种电子设备，其特征在于，包括：如权利要求11所述的板卡。

技术总结
本申请实施例提供了一种全加器、芯片、板卡及电子设备，涉及集成电路技术领域。该全加器包括：多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与至少一个逻辑电路中的第一逻辑电路的输入端连接；多级全加器同时进行全加，并将全加后的信号输入第一逻辑电路生成全加器的和输出信号和进位输出信号。本申请实施例中的全加器在完成一次全加时，由于多级全加器同时工作，因此从输入信号到产生输出信号的延时相较于现有2bit全加器完成一次全加的延时更低，能够适用于更高速的应用。能够适用于更高速的应用。能够适用于更高速的应用。


技术研发人员：何力
受保护的技术使用者：北京奕斯伟计算技术股份有限公司
技术研发日：2023.03.31
技术公布日：2023/8/14