半导体器件及其形成方法与流程

1.本技术的实施例涉及半导体器件及其形成方法。


背景技术：

2.随着半导体技术的进步，对更高存储容量、更快处理系统、更高性能和更低成本的需求不断增加。为了满足这些需求，半导体工业不断按比例缩小半导体器件的尺寸，诸如金属氧化物半导体场效应晶体管(mosfet)，包括平面mosfet、鳍式场效应晶体管(finfet)和全环栅fet(gaa fet)。这种按比例缩小增加了半导体制造工艺的复杂性。


技术实现要素：

3.本技术的一些实施例提供了一种半导体器件，包括：衬底；纳米结构沟道区域，设置在所述衬底上；栅极结构，围绕所述纳米结构沟道区域；第一空气间隔件，设置在所述栅极结构上；源极/漏极(s/d)区域，设置在所述衬底上；以及接触结构，设置在所述源极/漏极区域上，其中，所述接触结构包括：硅化物层，设置在所述源极/漏极区域上；导电层，设置在所述硅化物层上；介电层，沿所述导电层的侧壁设置；以及第二空气间隔件，沿所述阻挡层的侧壁设置。
4.本技术的另一些实施例提供了一种半导体器件，包括：衬底；纳米结构沟道区域，设置在所述衬底上；栅极结构，围绕所述纳米结构沟道区域；源极/漏极(s/d)区域，设置在所述衬底上；以及接触结构，设置在所述源极/漏极区域上，其中，所述接触结构包括：硅化物层，设置在所述源极/漏极区域上；导电层，设置在所述硅化物层上；第一介电层，沿所述导电层的侧壁设置；第二介电层，沿所述第一介电层的侧壁设置；以及空气间隔件，设置在所述第一介电层和所述第二介电层之间。
5.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上形成具有以交替配置布置的第一纳米结构层和第二纳米结构层的超晶格结构；在所述超晶格结构上形成多晶硅结构；在所述衬底上形成源极/漏极(s/d)区域；用栅极结构替换所述多晶硅结构和所述第二纳米结构层；在所述栅极结构上形成第一空气间隔件；在所述源极/漏极区域上形成开口；沿所述开口的侧壁形成半导体层；在所述开口中和所述半导体层上形成导电层；以及去除所述半导体层以沿所述导电层的侧壁形成第二空气间隔件。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。
7.图1示出了根据一些实施例的半导体器件的等距视图。
8.图2a至图5c示出了根据一些实施例的具有空气间隔件结构的半导体器件的截面图。
9.图6是根据一些实施例的用于制造具有空气间隔件结构的半导体器件的方法的流程图。
10.图7a至图7q示出了根据一些实施例的具有空气间隔件结构的半导体器件在其制造工艺的各个阶段的截面图。
11.图8是根据一些实施例的用于制造具有空气间隔件结构的另一半导体器件的方法的流程图。
12.图9a至图9i示出了根据一些实施例的具有空气间隔件结构的另一半导体器件在其制造工艺的各个阶段的截面图。
13.图10是根据一些实施例的用于制造具有空气间隔件结构的另一半导体器件的方法的流程图。
14.图11a至图11l示出了根据一些实施例的具有空气间隔件结构的另一半导体器件在其制造工艺的各个阶段的截面图。
15.图12是根据一些实施例的用于制造具有空气间隔件结构的另一半导体器件的方法的流程图。
16.图13a至图13i示出了根据一些实施例的具有空气间隔件结构的另一半导体器件在其制造工艺的各个阶段的截面图。
17.现在将参考附图描述说明性实施例。在附图中，相同的参考标号通常指示完全相同、功能相同和/或结构相同的元件。具有相同注释的元件的讨论彼此适用，除非另有说明。
具体实施方式
18.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，用于在第二部件上方形成第一部件的工艺可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所用，在第二部件上形成第一部件意味着第一部件形成为与第二部件直接接触。此外，本发明可在各个实例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
19.为了便于描述，本文可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
20.应该指出，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“示例性”等的引用指示所描述的实施例可以包括特定部件、结构或特性，但是每个实施例可能不一定包括特定部件、结构或特性。此外，这种短语不一定指相同的实施例。此外，当结合实施例描述特定部件、结构或特性时，结合其它实施例实现这种部件、结构或特性在本领域技术人员的知识范围内，无论是否明确描述。
21.应该理解，本文中的措辞或术语是为了描述而非限制的目的，从而使得本说明书的术语或措辞将由相关领域的技术人员根据本文的教导来解释。
22.在一些实施例中，术语“约”和“基本上”可以指示在值的5％范围内变化(例如，值
的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％)的给定量的值。这些值仅仅是实例而不旨在限制。术语“约”和“基本上”可以指相关领域技术人员根据本文的教导解释的值的百分比。
23.本文公开的鳍结构可以通过任何合适的方法来图案化。例如，鳍结构可以使用一种或多种光刻工艺来图案化，包括双重图案化或多重图案化工艺。双重图案化或多重图案化工艺可以结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍结构。
24.半导体器件(例如，mosfet、finfet或gaa fet)的可靠性和性能已经受到半导体器件的按比例缩小的不利影响。按比例缩小在栅极结构和源极/漏极(s/d)接触结构之间产生较小的电隔离区域(例如，间隔件结构)。这种较小的电隔离区域可能不足以减小栅极结构和s/d接触结构之间的耦合电容。此外，较小的电隔离区域可能不足以防止栅极结构和s/d接触结构之间的电流泄漏，这可能导致半导体器件可靠性和性能下降。
25.本发明提供了具有空气间隔件的示例性fet并且提供了形成这种fet的示例性方法。在一些实施例中，fet可以具有栅极空气间隔件和接触空气间隔件。在一些实施例中，栅极空气间隔件可以设置在栅极结构的导电层和外部栅极间隔件之间。在一些实施例中，接触空气间隔件可以沿s/d接触结构的侧壁设置。栅极空气间隔件和接触空气间隔件减小了栅极结构和s/d接触结构之间的耦合电容。与没有这种空气间隔件的fet相比，栅极空气间隔件和接触空气间隔件中空气的低介电常数可以将耦合电容减小约20％至约50％。此外，栅极空气间隔件和接触空气间隔件的存在使栅极结构和s/d接触结构之间的电流泄漏路径最小化。与没有栅极空气间隔件和接触空气间隔件的fet相比，减小fet中的耦合电容和/或电流泄漏可以提高器件可靠性和性能。
26.图1示出了根据一些实施例的fet 100的等距视图。图2a、图3a、图4a和图5a示出了根据一些实施例的fet 100沿图1的线a-a的不同截面图。图2b和图2c分别示出了根据一些实施例的图2a的区域201和202的放大图。图3b和图3c分别示出了根据一些实施例的图3a的区域301和302的放大图。图4b和图4c分别示出了根据一些实施例的图4a的区域401和402的放大图。图5b和图5c分别示出了根据一些实施例的图5a的区域501和502的放大图。图2a至图5c示出了具有额外结构的fet 100的视图，为了简单，额外结构未在图1中显示。图1和图2a至图5c中具有相同注释的元件的讨论彼此适用，除非另有说明。
27.参考图1和图2a至图2c，fet 100可以包括：(i)衬底104；(ii)设置在衬底104上的浅沟槽隔离(sti)区域105；(iii)设置在衬底104上的鳍结构106；(iv)设置在鳍结构106上的隔离层108；(v)设置在鳍结构106上的s/d区域110；(vi)设置在鳍结构106上的纳米结构沟道区域211；(vii)围绕纳米结构沟道区域211的栅极结构112；(viii)设置在栅极结构112上的导电覆盖层214；(ix)外部栅极间隔件116；(x)内部栅极间隔件218；(xi)栅极空气间隔件220a和220b；(xii)蚀刻停止层(esl)122a、222b和222c；(xiii)层间介电(ild)层124a、224b和224c；(xiv)设置在s/d区域110上的s/d接触结构226；(xv)设置在栅极结构112中的一个上的栅极接触结构230；以及(xvi)设置在s/d接触结构226中的一个上的通孔结构232。
28.在一些实施例中，衬底104可以是半导体材料，诸如硅、锗(ge)、硅锗(sige)、绝缘体上硅(soi)结构和它们的组合。此外，衬底104可以掺杂有p型掺杂剂(例如，硼、铟、铝或
镓)或n型掺杂剂(例如，磷或砷)。在一些实施例中，鳍结构106可以包括类似于衬底104的材料并且沿x轴延伸。在一些实施例中，sti区域105、esl 122a、222b和222c以及ild层124a、224b和224c可以包括绝缘材料，诸如氧化硅(sio2)、氮化硅(sin)、氮掺杂的碳化硅(sicn)、碳氮氧化硅(siocn)和碳化硅(sic)。
29.在一些实施例中，隔离层108可以配置为将s/d区域110与鳍结构106和衬底104电隔离。隔离层108可以包括介电材料，诸如(i)掺杂的氧化物层，诸如碳掺杂的氧化硅层、氮掺杂的氧化硅层以及碳和氮掺杂的氧化硅层，(ii)掺杂的碳化物层，诸如氧掺杂的碳化硅层、氮掺杂的碳化硅层以及氧和氮掺杂的碳化硅层，(iii)掺杂的氮化物层，诸如氧掺杂的氮化硅层、碳掺杂的氮化硅层以及氧和碳掺杂的氮化硅层，以及(iv)未掺杂的氮化硅层。
30.在一些实施例中，隔离层108可以包括具有约1原子％至约25原子％的碳浓度和约1原子％至约30原子％的氮浓度的掺杂的氧化物、碳化物或氮化物层。在一些实施例中，隔离层108可以包括具有约0.2至约2的碳与氮浓度比率的掺杂的氧化物、碳化物或氮化物层。在碳和氮的这些浓度范围内，隔离层108可以具有约1.5gm/cm3至约3gm/cm3的密度和约2至约5的介电常数。如果密度小于1.5gm/cm3，则隔离层108可能在随后处理(例如，蚀刻工艺)期间损坏(例如，蚀刻)。另一方面，如果密度大于3gm/cm3，则隔离层108的介电常数可能大于5，这可能增加fet 100的寄生电容并且降低器件性能。在一些实施例中，约1.5gm/cm3至约3gm/cm3的密度范围可以将隔离层108中的来自处理化学物质(例如，蚀刻剂)的氟污染物保持到小于约2原子％的浓度(例如，约0原子％至约1.9原子％)。
31.在一些实施例中，隔离层108可以具有弯曲轮廓的顶面，如图1和图2a中所示，或者可以具有基本上平坦轮廓的顶面(未显示)。在一些实施例中，隔离层108可以具有约5nm至约15nm的沿z轴的厚度。在该厚度范围内，在不影响fet 100的尺寸和制造成本的情况下，可以通过s/d区域110和鳍结构106之间的隔离层108提供足够的电隔离。
32.在一些实施例中，对于nfet 100，s/d区域110的每个可以包括外延生长的半导体材料(诸如si)和n型掺杂剂(诸如磷和其它合适的n型掺杂剂)。在一些实施例中，对于pfet 100，s/d区域110的每个可以包括外延生长的半导体材料(诸如si和sige)和p型掺杂剂(诸如硼和其它合适的p型掺杂剂)。
33.在一些实施例中，纳米结构沟道区域211可以包括与衬底104类似或不同的半导体材料。在一些实施例中，纳米结构沟道区域211可以包括si、sias、磷化硅(sip)、sic、sicp、sige、硅锗硼(sigeb)、锗硼(geb)、硅锗锡硼(sigesnb)、iii-v半导体化合物或其它合适的半导体材料。虽然显示了纳米结构沟道区域211的矩形截面，但是纳米结构沟道区域211可以具有其它几何形状的截面(例如，圆形、椭圆形、三角形或多边形)。如本文所用，术语“纳米结构”将结构、层和/或区域限定为具有小于约100纳米的水平尺寸(例如，沿x轴和/或y轴)和/或垂直尺寸(例如，沿z轴)，例如约90nm、约50nm、约10nm或小于约100nm的其它值。在一些实施例中，纳米结构沟道区域211可以具有纳米片、纳米线、纳米棒、纳米管或其它合适的纳米结构形状的形式。
34.在一些实施例中，栅极结构112可以是多层结构并且可以围绕纳米结构沟道区域211的每个，对于纳米结构沟道区域211的每个，栅极结构112可以称为“全环栅(gaa)结构”。fet 100可以称为“gaa fet 100”。在一些实施例中，fet 100可以是finfet并且具有鳍区域(未显示)而不是纳米结构沟道区域211。
35.在一些实施例中，栅极结构112的每个可以包括：(i)设置在纳米结构沟道区域211上的界面氧化物(il)层212a；(ii)设置在il层212a上的高k栅极介电层212b；以及(iii)设置在高k栅极介电层212b上的导电层212c。在一些实施例中，il层212a可以包括氧化硅(sio2)、氧化硅锗(sigeo
x
)或氧化锗(geo
x
)。在一些实施例中，高k栅极介电层212b可以包括高k介电材料，诸如氧化铪(hfo2)、氧化钛(tio2)、氧化铪锆(hfzro)、氧化钽(ta2o3)、硅酸铪(hfsio4)、氧化锆(zro2)、氧化锆铝(zralo)、硅酸锆(zrsio2)、氧化镧(la2o3)、氧化铝(al2o3)、氧化锌(zno)、氧化铪锌(hfzno)和氧化钇(y2o3)。在一些实施例中，il层212a可以具有约0.1nm至约2nm的厚度t1，并且高k栅极介电层212b可以具有约0.5nm至约5nm的厚度t2。在厚度t1和t2的这些范围内，栅极结构112可以在不影响fet 100的尺寸和制造成本的情况下充分发挥作用。
36.在一些实施例中，导电层212c可以是多层结构。为了简单，未显示导电层212c的不同层。导电层212c的每个可以包括设置在高k栅极介电层212b上的功函金属(wfm)层和设置在wfm层上的栅极金属填充层。在一些实施例中，wfm层可以包括用于gaa nfet 100的钛铝(tial)、碳化钛铝(tialc)、钽铝(taal)、碳化钽铝(taalc)、al掺杂的ti、al掺杂的tin、al掺杂的ta、al掺杂的tan或其它合适的基于al的材料。在一些实施例中，wfm层可以包括基本上不含al(例如，没有al)的基于ti或基于ta的氮化物或合金，诸如用于gaa pfet 100的氮化钛(tin)、氮化钛硅(tisin)、钛金(ti-au)合金、钛铜(ti-cu)合金、氮化钽(tan)、氮化钽硅(tasin)、钽金(ta-au)合金和钽铜(ta-cu)。栅极金属填充层可以包括合适的导电材料，诸如钨(w)、ti、银(ag)、钌(ru)、钼(mo)、铜(cu)、钴(co)、al、铱(ir)、镍(ni)、金属合金和它们的组合。
37.导电覆盖层214在导电层212c和栅极接触结构230之间提供导电界面以在不直接在导电层212c上或导电层212c内形成栅极接触结构230的情况下将导电层212c电连接至栅极接触结构230。栅极接触结构230不直接形成在导电层212c上或导电层212c内，以防止被用于形成栅极接触结构230中的任何处理材料污染。导电层212c的污染可能导致器件性能下降。因此，通过使用导电覆盖层214，栅极结构112可以在不影响栅极结构112的完整性的情况下电连接至栅极接触结构230。
38.在一些实施例中，导电覆盖层214可以具有约1nm至约8nm的厚度t3，以用于在不影响fet 100的尺寸和制造成本的情况下足够提供导电层212c和栅极接触结构230之间的导电界面。在一些实施例中，导电覆盖层214和导电层212c的总厚度t4可以在从约10nm至约30nm的范围内。在一些实施例中，导电覆盖层214可以包括金属材料，诸如钨(w)、钌(ru)、钼(mo)、钴(co)、其它合适的金属材料和它们的组合。在一些实施例中，导电覆盖层214可以使用五氯化钨(wcl5)或六氯化钨(wcl6)的前体气体形成，并且因此，导电覆盖层214可以包括具有氯原子杂质的钨。氯原子杂质的浓度范围可以在每个导电覆盖层214中原子总浓度的约1原子％至约10原子％的范围内。
39.在一些实施例中，栅极结构112可以通过外部栅极间隔件116与相邻s/d接触结构226电隔离，并且栅极结构112的围绕纳米结构沟道区域211的部分可以通过内部栅极间隔件218与相邻s/d区域110电隔离。外部栅极间隔件116和内部栅极间隔件218可以包括彼此类似或不同的材料。在一些实施例中，外部栅极间隔件116和内部栅极间隔件218可以包括绝缘材料，诸如氧化硅(sio2)、氮化硅(sin)、氮掺杂的碳化硅(sicn)、碳氮氧化硅(siocn)
和碳化硅(sic)。在一些实施例中，外部栅极间隔件116的每个可以具有约1nm至约10nm的厚度t5。在该厚度t5范围内，外部栅极间隔件116可以在不影响fet 100的尺寸和制造成本的情况下在栅极结构112和相邻s/d接触结构226之间提供足够的电隔离。
40.在一些实施例中，栅极结构112和相邻s/d接触结构226之间的额外电隔离可以由栅极空气间隔件220a和220b提供。除了在栅极结构112和相邻s/d接触结构226之间提供电隔离之外，也可以通过使用栅极空气间隔件220a和220b来基本上减小栅极结构112和相邻s/d接触结构226之间的耦合电容。耦合电容可能不利地影响fet 100中的电信号的速度。因此，减小栅极结构112和相邻s/d接触结构226之间的耦合电容可以提高fet 100的性能。
41.在每个栅极结构112中，栅极空气间隔件220a和220b可以设置在高k栅极介电层212b上、导电层212c和外部栅极间隔件116之间以及导电覆盖层214和外部栅极间隔件116之间。在一些实施例中，栅极空气间隔件220a和220b可以具有彼此类似或不同的截面轮廓。在一些实施例中，栅极空气间隔件220a可以具有图2b中所示的截面轮廓，或图2b中所示的栅极空气间隔件220b的截面轮廓，反之亦然。在一些实施例中，栅极空气间隔件220a和220b都可以具有图2b中所示的栅极空气间隔件220a的截面轮廓，或者可以具有图2b中所示的栅极空气间隔件220b的截面轮廓。在一些实施例中，栅极空气间隔件220a和220b可以具有锥形截面轮廓(图2a和图2b中所示)、矩形截面轮廓(未显示)、椭圆形截面轮廓(未显示)、三角形截面轮廓(未显示)或其它几何形状的截面轮廓。
42.在一些实施例中，栅极空气间隔件220a和220b的最宽部分可以沿x轴具有约1.5nm至约3nm的宽度。在一些实施例中，栅极空气间隔件220a和220b可以形成为具有弯曲的底部轮廓，这在高k栅极介电层212b中形成弯曲的顶面轮廓。弯曲顶面轮廓的边缘和中心之间的高度h1可以为约1nm至约3nm，这可以取决于栅极空气间隔件220a和220b的制造工艺(例如，蚀刻工艺)。在一些实施例中，栅极空气间隔件220a可以在所有侧上由esl 222b的第一部分围绕，esl 222b的第一部分延伸至外部栅极间隔件116的顶面下方，如图2b中所示。在一些实施例中，栅极空气间隔件220b的顶部部分可以由esl 222b的第二部分围绕，esl 222b的第二部分延伸至外部栅极间隔件116的顶面下方，如图2b中所示。在一些实施例中，esl 222b的第一部分可以具有设置在栅极空气间隔件220a上的约1nm至约8nm的厚度t6并且可以具有设置在栅极空气间隔件220a下方的约1nm至约8nm的厚度t7。在一些实施例中，esl 222b的第一部分和第二部分可以具有沿栅极空气间隔件220a和220b的侧壁的约0.1nm至约2nm的厚度。在上面提及的宽度、高度h1以及厚度t6和t7的范围内，栅极空气间隔件220a和220b可以在不影响fet 100的尺寸和制造成本的情况下基本上减小栅极结构112和相邻s/d接触结构226之间的耦合电容。
43.在一些实施例中，s/d接触结构226的每个可以包括：(i)硅化物层226a；(ii)设置在硅化物层226a上的扩散阻挡层226b(也称为“衬垫226b”)；(iii)设置在硅化物层226a上的接触插塞226c；(iv)接触空气间隔件228a和228b。在一些实施例中，硅化物层226a可以包括用于gaa nfet 100的硅化钛(ti
x
siy)、硅化钽(ta
x
siy)、硅化钼(mo
x
siy)、硅化锆(zr
x
siy)、硅化铪(hf
x
siy)、硅化钪(sc
x
siy)、硅化钇(y
x
siy)、硅化铽(tb
x
siy)、硅化镥(lu
x
siy)、硅化铒(er
x
siy)、硅化镱(yb
x
siy)、硅化铕(eu
x
siy)、硅化钍(th
x
siy)、其它合适的金属硅化物材料或它们的组合。在一些实施例中，硅化物层226a可以包括用于gaa pfet 100的硅化镍(ni
x
siy)、硅化钴(co
x
siy)、硅化锰(mn
x
siy)、硅化钨(w
x
siy)、硅化铁(fe
x
siy)、硅化铑
(rh
x
siy)、硅化钯(pd
x
siy)、硅化钌(ru
x
siy)、硅化铂(pt
x
siy)、硅化铱(ir
x
siy)、硅化锇(os
x
siy)、其它合适的金属硅化物材料或它们的组合。
44.扩散阻挡层226b可以通过防止氧原子从相邻结构(例如，esl 122a和222b以及ild层124a和224b)扩散至接触插塞226c来防止接触插塞226c的氧化。在一些实施例中，扩散阻挡层226b可以包括介电氮化物或碳化物材料，诸如氮化硅(si
x
ny)、氮氧化硅(sion)、碳氮化硅(sicn)、碳化硅(sic)、碳氮氧化硅(sicon)和其它合适的介电氮化物或碳化物材料。在一些实施例中，扩散阻挡层226b可以具有约1.5nm至约4nm的厚度t8。在该厚度t8范围内，扩散阻挡层226b可以在不影响fet 100的尺寸和制造成本的情况下足够防止接触插塞226c的氧化。
45.在一些实施例中，接触插塞226c可以包括具有低电阻率的导电材料(例如，约50μω-cm、约40μω-cm、约30μω-cm、约20μω-cm或约10μω-cm的电阻率)，诸如钴(co)、钨(w)、钌(ru)、铱(ir)、镍(ni)、锇(os)、铑(rh)、铝(al)、钼(mo)、具有低电阻率的其它合适的导电材料和它们的组合。在一些实施例中，接触插塞226c可以具有约15nm至约40nm的高度h2。在该高度h2范围内，接触插塞226c可以在不影响fet 100的尺寸和制造成本的情况下在s/d区域110和上面的互连结构(未显示)之间提供足够的导电性。
46.在一些实施例中，扩散阻挡层226b和接触插塞226c从硅化物层226a的顶面垂直延伸并且延伸至esl 222c的底面，并且穿过esl 122a、ild层124a、esl 222b和ild层224b。扩散阻挡层226b和接触插塞226c的底面可以与硅化物层226a的顶面物理接触，并且扩散阻挡层226b和接触插塞226c的顶面可以与esl 222c的底面物理接触。
47.在一些实施例中，接触空气间隔件228a和228b可以设置在硅化物层226a上并且沿扩散阻挡层226b的外侧壁设置。在一些实施例中，接触空气间隔件228a和228b在硅化物层226a的顶面和esl 222c的底面之间垂直延伸，并且穿过esl 122a、ild层124a、esl 222b和ild层224b。类似于栅极空气间隔件220a和220b，接触空气间隔件228a和228b可以基本上减小s/d接触结构226和相邻栅极结构112之间的耦合电容。通过使用接触空气间隔件228a和228b以及栅极空气间隔件220a和220b，s/d接触结构226和相邻栅极结构112之间的耦合电容可以在fet 100中基本上最小化。
48.在一些实施例中，接触空气间隔件228a和228b可以具有彼此类似或不同的截面轮廓。在一些实施例中，接触空气间隔件228a可以具有图2c中所示的截面轮廓，或图2c中所示的接触空气间隔件228b的截面轮廓，反之亦然。在一些实施例中，接触空气间隔件228a和228b都可以具有图2c中所示的接触空气间隔件228a的截面轮廓，或者可以具有图2c中所示的接触空气间隔件228b的截面形状。在一些实施例中，接触空气间隔件228a和228b可以具有锥形截面轮廓(图2a和图2c中所示)、矩形截面轮廓(未显示)、椭圆形截面轮廓(未显示)、三角形截面轮廓(未显示)或其它几何形状的截面轮廓。
49.在一些实施例中，接触空气间隔件228a和228b的顶端和底端可以具有弯曲的轮廓和不同的宽度。在一些实施例中，接触空气间隔件228a和228b的最宽部分可以沿x轴具有约1.5nm至约3nm的宽度。在一些实施例中，接触空气间隔件228a可以在所有侧上由esl 222c的第一部分围绕，esl 222c的第一部分延伸至ild层224b的顶面下方，如图2b中所示。在一些实施例中，接触空气间隔件228b的顶部部分可以由esl 222c的第二部分围绕，esl 222c的第二部分延伸至ild层224b的顶面下方，如图2b中所示。在一些实施例中，esl 222c的第
一部分可以具有设置在接触空气间隔件228a上的约1nm至约8nm的厚度t9并且可以具有设置在接触空气间隔件228a下方的约1nm至约8nm的厚度t10。在一些实施例中，esl 222c的第一部分可以具有沿接触空气间隔件228a的侧壁的约0.1nm至约2nm的厚度。在上面提及的宽度以及厚度t9和t10的范围内，接触空气间隔件228a和228b可以在不影响fet 100的尺寸和制造成本的情况下基本上减小s/d接触结构226和相邻栅极结构112之间的耦合电容。
50.栅极接触结构230可以设置在导电覆盖层214中的一个上并且与导电覆盖层214中的一个物理接触。在一些实施例中，栅极接触结构230可以垂直延伸穿过esl 222b、ild层224b、esl 222c和ild层224c。通孔结构232可以设置在s/d接触结构226中的一个上并且与s/d接触结构226中的一个物理接触。在一些实施例中，通孔结构232可以垂直延伸穿过esl 222c和ild层224c。在一些实施例中，栅极接触结构230和通孔结构232的顶面可以与ild层224c的顶面基本上共面。在一些实施例中，栅极接触结构230和通孔结构232可以包括金属材料，诸如钨(w)、钌(ru)、钼(mo)、钴(co)、其它合适的金属材料和它们的组合。在一些实施例中，导电覆盖层214、接触插塞226c、栅极接触结构230和通孔结构232可以具有彼此类似或不同的金属材料。
51.参考图3a至图3c，图2a至图2c的截面图的讨论适用于图3a至图3c的截面图，除非另有说明。图1和图2a至图3c中具有相同注释的元件的讨论彼此适用，除非另有说明。在一些实施例中，fet 100可以包括s/d接触结构326，而不是图2a和图2c的s/d接触结构226。s/d接触结构326的每个可以包括：(i)硅化物层226a；(ii)扩散阻挡层226b；(iii)接触插塞226c；(iv)接触空气间隔件328a和328b；以及(v)介电衬垫326d。
52.在一些实施例中，介电衬垫326d可以包括介电氮化物或碳化物材料，诸如氮化硅(si
x
ny)、氮氧化硅(sion)、碳氮化硅(sicn)、碳化硅(sic)、碳氮氧化硅(sicon)和其它合适的介电氮化物或碳化物材料。在一些实施例中，介电衬垫326d可以具有约1.5nm至约4nm的侧壁厚度t11和约1.5nm至约4nm的底部厚度t12。在厚度t11和t12的这些范围内，介电衬垫326d与扩散阻挡层226b一起可以在不影响fet 100的尺寸和制造成本的情况下在接触空气间隔件328a和328b的制造(例如，蚀刻工艺)期间足够保护下面的结构。在一些实施例中，介电衬垫326d可以从硅化物层226a的顶面垂直延伸并且延伸至esl 222c的底面，并且穿过esl 122a、ild层124a、esl 222b和ild层224b。介电衬垫326d的底面可以与硅化物层226a的顶面物理接触，并且介电衬垫326d的顶面可以与esl 222c的底面物理接触。
53.接触空气间隔件228a和228b的讨论分别适用于接触空气间隔件328a和328b，除非另有说明。在一些实施例中，接触空气间隔件328a和328b的每个可以设置在介电衬垫326d的底部部分上以及介电衬垫326d和扩散阻挡层226b的相邻对之间。类似于接触空气间隔件228a和228b，接触空气间隔件328a和328b可以基本上减小s/d接触结构226和相邻栅极结构112之间的耦合电容。通过使用接触空气间隔件328a和328b以及栅极空气间隔件220a和220b，s/d接触结构326和相邻栅极结构112之间的耦合电容可以在fet 100中基本上最小化。
54.参考图4a至图4c，图2a至图2c的截面图的讨论适用于图4a至图4c的截面图，除非另有说明。图1、图2a至图2c和图4a至图4c中具有相同注释的元件的讨论彼此适用，除非另有说明。在一些实施例中，fet 100可以额外包括绝缘覆盖层434并且可以不包括esl 222c和ild层224c。在一些实施例中，fet 100可以包括：(i)s/d接触结构426，而不是s/d接触结
构226；(ii)栅极接触结构430，而不是栅极结构230；以及(iii)通孔结构432，而不是通孔结构232。
55.在一些实施例中，绝缘覆盖层434可以设置在导电覆盖层214、外部栅极间隔件116以及栅极空气间隔件420a和420b上。绝缘覆盖层434可以保护下面的导电覆盖层214在fet 100的随后处理期间免受结构和/或成分退化的影响。在一些实施例中，绝缘覆盖层434可以包括介电氮化物或碳化物材料，诸如氮化硅(si
x
ny)、氮氧化硅(sion)、碳氮化硅(sicn)、碳化硅(sic)、碳氮氧化硅(sicon)以及其它合适的介电氮化物或碳化物材料。在一些实施例中，绝缘覆盖层434可以具有约5nm至约10nm的厚度t13，以用于在不影响fet 100的尺寸和制造成本的情况下足够保护下面的导电覆盖层214。绝缘覆盖层434可以起到图2a中所示的esl 222b和ild层224b的功能。因此，图4a的esl 222b和ild层224b可以起到图2a中所示的esl 222c和ild层224c的功能，并且esl 222c和ild层224c可以不形成在图4a的fet 100中。
56.类似于栅极空气间隔件220a和220b，栅极空气间隔件420a和420b基本上减小栅极结构112和相邻s/d接触结构426之间的耦合电容。栅极空气间隔件220a和220b的讨论分别适用于栅极空气间隔件420a和420b，除非另有说明。在一些实施例中，栅极空气间隔件420a和420b的最宽部分可以具有沿x轴的约1.5nm至约3nm的宽度。在一些实施例中，栅极空气间隔件420a可以在所有侧上由绝缘覆盖层434的第一部分围绕，绝缘覆盖层434的第一部分延伸至外部栅极间隔件116的顶面下方，如图4b中所示。在一些实施例中，栅极空气间隔件420b的顶部部分可以由绝缘覆盖层434的第二部分围绕，绝缘覆盖层434的第二部分延伸至外部栅极间隔件116的顶面下方，如图4b中所示。在一些实施例中，绝缘覆盖层434的第一部分可以具有设置在栅极空气间隔件420a上的约1nm至约8nm的厚度t14并且可以具有设置在栅极空气间隔件420a下方的约1nm至约8nm的厚度t15。在一些实施例中，绝缘覆盖层434的第一部分和第二部分可以具有沿栅极空气间隔件420a和420b的侧壁的约0.1nm至约2nm的厚度。在上面提及的宽度以及厚度t14和t15的范围内，栅极空气间隔件420a和420b可以在不影响fet 100的尺寸和制造成本的情况下基本上减小栅极结构112和相邻s/d接触结构426之间的耦合电容。
57.在一些实施例中，s/d接触结构426的每个可以包括：(i)硅化物层226a；(ii)设置在硅化物层226a上的扩散阻挡层426b(也称为“衬垫426b”)；(iii)设置在硅化物层426a上的接触插塞426c；以及(iv)接触空气间隔件428a和428b。扩散阻挡层226b和接触插塞226c的讨论分别适用于扩散阻挡层426b和接触插塞426c，除非另有说明。在一些实施例中，扩散阻挡层426b和接触插塞426c可以从硅化物层226a的顶面垂直延伸并且延伸至esl 222b的底面，并且穿过esl 122a和ild层124a。扩散阻挡层426b和接触插塞426c的底面可以与硅化物层226a的顶面物理接触，并且扩散阻挡层426b和接触插塞426c的顶面可以与esl 222b的底面物理接触。
58.类似于接触空气间隔件228a和228b，接触空气间隔件428a和428b基本上减小s/d接触结构426和相邻栅极结构112之间的耦合电容。接触空气间隔件228a和228b的讨论分别适用于接触空气间隔件428a和428b，除非另有说明。在一些实施例中，接触空气间隔件428a和428b可以在硅化物层226a的顶面和esl 222b的底面之间垂直延伸，并且穿过esl 122a和ild层124a。在一些实施例中，接触空气间隔件428a和428b的最宽部分可以具有沿x轴的约1.5nm至约3nm的宽度。在一些实施例中，接触空气间隔件428a可以在所有侧上由esl 222b
的第一部分围绕，esl 222b的第一部分延伸至esl 122a的顶面下方，如图4b中所示。在一些实施例中，接触空气间隔件428b的顶部部分可以由esl 222b的第二部分围绕，esl 222b的第二部分延伸至esl 122a的顶面下方，如图4b中所示。在一些实施例中，esl 222b的第一部分可以具有设置在接触空气间隔件428a上的约1nm至约8nm的厚度t16并且可以具有设置在接触空气间隔件428a下方的约1nm至约8nm的厚度t17。在一些实施例中，esl 222b的第一部分可以具有沿接触空气间隔件428a的侧壁的约0.1nm至约2nm的厚度。在上面提及的宽度以及厚度t16和t17的范围内，接触空气间隔件428a和428b可以在不影响fet 100的尺寸和制造成本的情况下基本上减小s/d接触结构426和相邻栅极结构112之间的耦合电容。
59.栅极接触结构230和通孔结构232的讨论分别适用于栅极接触结构430和通孔结构432，除非另有说明。在一些实施例中，栅极接触结构430可以垂直延伸穿过绝缘覆盖层434、esl 222b和ild层224b。通孔结构432可以设置在s/d接触结构426中的一个上并且与s/d接触结构426中的一个物理接触。在一些实施例中，通孔结构432可以垂直延伸穿过esl 222b和ild层224b。在一些实施例中，栅极接触结构430和通孔结构432的顶面可以与ild层224b的顶面基本上共面。
60.参考图5a至图5c，图4a至图4c的截面图的讨论适用于图5a至图5c的截面图，除非另有说明。图1和图2a至图5c中具有相同注释的元件的讨论彼此适用，除非另有说明。在一些实施例中，fet 100可以包括s/d接触结构526，而不是图4a和图4c的s/d接触结构426。s/d接触结构526的每个可以包括：(i)硅化物层226a；(ii)扩散阻挡层426b；(iii)接触插塞426c；(iv)接触空气间隔件528a和528b；以及(v)介电衬垫526d。
61.介电衬垫326d的讨论适用于介电衬垫526d，除非另有说明。在一些实施例中，介电衬垫526d可以从硅化物层226a的顶面垂直延伸并且延伸至esl 222b的底面，并且穿过esl 122a和ild层124a。介电衬垫526d的底面可以与硅化物层226a的顶面物理接触，并且介电衬垫526d的顶面可以与esl 222b的底面物理接触。
62.接触空气间隔件428a和428b的讨论分别适用于接触空气间隔件528a和528b，除非另有说明。在一些实施例中，接触空气间隔件528a和528b的每个可以设置在介电衬垫526d的底部部分上以及介电衬垫526d和扩散阻挡层426b的相邻对之间。通过使用接触空气间隔件528a和528b以及栅极空气间隔件420a和420b，s/d接触结构526和相邻栅极结构112之间的耦合电容可以在fet 100中基本上最小化。
63.图6是根据一些实施例的用于制造具有图2a的截面图的fet 100的示例性方法600的流程图。为了说明的目的，图6中所示的操作将参考图7a至图7q中所示的用于制造fet 100的示例性制造工艺来描述。图7a至图7q是根据一些实施例的fet 100在制造的各个阶段沿图1的线a-a的截面图。操作可以以不同的顺序实施或者不实施，这取决于具体应用。应该指出，方法600可能不产生完整的fet 100。因此，应该理解，可以在方法600之前、期间和之后提供额外的工艺，并且可以在本文中仅简要描述一些其它工艺。上面描述了图7a至图7q中与图1和图2a至图2c中的元件具有相同注释的元件。
64.参考图6，在操作605中，在鳍结构上形成第一纳米结构层和第二纳米结构层以及多晶硅结构。例如，如图7a中所示，在鳍结构106上形成具有以交替配置布置的纳米结构层111和113的超晶格结构709并且在超晶格结构709上形成多晶硅结构712。在一些实施例中，纳米结构层111和113可以外延生长在鳍结构106上。在一些实施例中，纳米结构层111可以
包括si而没有任何基本量的ge(例如，没有ge)，并且纳米结构层113可以包括sige。纳米结构层113也称为牺牲层113。在随后的处理期间，可以在栅极替换工艺中替换牺牲层113以形成栅极结构112的部分。多晶硅结构712的形成可以包括以下顺序操作：(i)在超晶格结构709上沉积多晶硅层(未显示)；以及(ii)对多晶硅层实施图案化工艺(例如，光刻工艺)以形成多晶硅结构712，如图7a中所示。在一些实施例中，可以在形成多晶硅结构712之后形成栅极间隔件116，如图7a中所示。
65.参考图6，在操作610中，在鳍结构上形成隔离层，并且在隔离层上形成s/d区域。例如，如参考图7b至图7e所描述，在鳍结构106上形成隔离层108并且在隔离层108上形成s/d区域110。隔离层108的形成可以包括以下顺序操作：(i)形成s/d开口710，如图7b中所示；(ii)形成内部栅极间隔件218，如图7c中所示；(iii)在图7c的结构上沉积具有隔离层108的材料的介电层(未显示)；以及(iv)蚀刻沉积的介电层以形成图7d的结构。s/d区域110的形成可以包括在纳米结构层111的面向s/d开口710的表面上外延生长s/d区域110的半导体材料。在一些实施例中，可以不形成隔离层108，并且s/d区域110可以通过在鳍结构106上和纳米结构层111的面向s/d开口710的表面上外延生长s/d区域110的半导体材料来形成。在一些实施例中，s/d区域110的形成随后可以是esl 122a和ild层124a的形成，如图7e中所示。
66.参考图6，在操作615中，用栅极结构替换多晶硅结构和第二纳米结构层。例如，如图7f中所示，用栅极结构112替换多晶硅结构712和纳米结构层113。用栅极结构112替换多晶硅结构712和纳米结构层113可以包括以下顺序操作：(i)从图7e的结构蚀刻多晶硅结构712；(ii)从图7e的结构蚀刻纳米结构层113；(iii)如图7f中所示，通过对纳米结构层111的在蚀刻多晶硅结构712和纳米结构层113之后暴露(未显示)的表面实施氧化工艺来形成il层212a；(iv)在形成il层212a之后形成的结构(未显示)上沉积具有介电层212b的材料的高k介电层(未显示)；(v)在沉积的高k电介质上沉积具有导电层212c的材料的导电层(未显示)；以及(vi)对沉积的高k电介质和沉积的导电层实施化学机械抛光(cmp)工艺以形成图7f的结构。
67.在一些实施例中，在从图7e的结构蚀刻纳米结构层113期间，可以蚀刻纳米结构层111的与纳米结构层113相邻的部分以确保完全去除纳米结构层113。因此，在纳米结构层111上形成凹槽区域，并且沿凹槽区域的侧壁形成il层212a，如图7f中所示。并且，由于凹槽区域，纳米结构层111和内部栅极间隔件218之间的水平界面处于与纳米结构层111和il层212a之间的水平界面不同的水平面，如图7f中所示。此外，由于凹槽区域和凹槽区域上的il层212a，高k栅极介电层212b和导电层212c沿x-z平面的截面轮廓可以具有凹口拐角，如图7f中所示。
68.参考图6，在操作620中，在栅极结构上形成导电覆盖层。例如，如图7g中所示，在栅极结构112上形成导电覆盖层214。导电覆盖层214的形成可以包括以下顺序操作：(i)从图7f的结构蚀刻导电层212c的部分以在导电层212c上形成开口(未显示)；(ii)沉积具有导电覆盖层214的材料的导电层(未显示)以填充开口；以及(iii)对沉积的导电层实施cmp工艺以形成图7g的结构，导电覆盖层214和ild层124a的顶面基本上共面。在一些实施例中，可以不形成导电覆盖层214，并且操作615随后可以是操作625。
69.参考图6，在操作625中，在栅极结构上形成栅极空气间隔件。例如，如图7h中所示，在栅极结构112上形成栅极空气隔离层120a和120b。栅极空气间隔件120a和120b的形成可
以包括从图7g的结构蚀刻高k栅极介电层212b的部分以形成栅极空气间隔件120a和120b，如图7h中所示。在一些实施例中，蚀刻高k栅极介电层212b可以包括使用具有蚀刻剂气体的氩等离子体对图7g的结构实施干蚀刻工艺，诸如基于氯的气体、基于甲烷(ch4)的气体、基于溴化氢(hbr)的气体和基于三氯化硼(bcl3)的气体。在一些实施例中，栅极空气间隔件120a和120b的形成随后可以是esl 222b和ild层224b的形成，如图7h中所示。
70.在一些实施例中，在蚀刻高k栅极介电层212b期间，可以沿x轴横向蚀刻栅极间隔件116、导电覆盖层214和导电层212c的部分，如图7h中所示。在一些实施例中，导电覆盖层214的横向蚀刻部分的厚度(例如，约0.5nm至约3nm)大于栅极间隔件116的横向蚀刻部分的厚度(例如，约0.2nm至约2nm)，因为与栅极间隔件116相比，导电覆盖层214暴露于蚀刻剂气体更大的表面积。在一些实施例中，导电覆盖层214的横向蚀刻部分的厚度(例如，约0.5nm至约3nm)大于导电层212c的横向蚀刻部分的厚度(例如，约0.2nm至约2nm)，因为在蚀刻高k栅极介电层212b期间，导电覆盖层214暴露于蚀刻剂气体的时间比导电层212c更长。为了简单，栅极间隔件116、导电覆盖层214和导电层212c的蚀刻轮廓(如图7h中所示)未在图7i至图7q、图9a至图9i、图11b至图11l和图13a至图13i中显示。
71.在一些实施例中，在蚀刻高k栅极介电层212b期间，可以沿导电覆盖层214的侧壁形成氯化钨(w
x
cly)、氯化钌(ru
x
cly)、氯化钼(mo
x
cly)、氯化钴(co
x
cly)、溴化钨(w
x
bry)、溴化钌(ru
x
bry)、溴化钼(mo
x
bry)或溴化钴(co
x
bry)的衬垫，并且可以沿栅极间隔件116的侧壁形成氮化硼(b
x
ny)的衬垫，并且衬垫可以在蚀刻工艺结束时保留。另一方面，在蚀刻高k栅极介电层212b期间，不沿导电层212c的侧壁形成衬垫。
72.参考图6，在操作630中，在s/d区域上形成s/d接触开口。例如，如图7i中所示，在s/d区域110上形成s/d接触开口726。s/d接触开口726的形成可以包括从s/d区域110的顶面干蚀刻或湿蚀刻ild层224b、esl 222b、ild层124a和esl 122a的部分，如图7i中所示。
73.参考图6，在操作635中，在s/d区域的位于s/d接触开口中的暴露部分上形成阻挡层。例如，如图7j中所示，在s/d区域110的位于s/d接触开口726中的暴露部分上形成阻挡层736。阻挡层736的形成可以包括通过对图7i的结构实施氧化工艺来氧化s/d区域110的位于s/d接触开口726中的暴露表面的部分。在一些实施例中，阻挡层736可以包括s/d区域110的半导体材料的氧化物。在一些实施例中，阻挡层736可以包括聚合物材料并且可以通过在s/d区域110的位于s/d接触开口726中的暴露表面上沉积聚合物层来形成。阻挡层736可以保护下面的s/d区域110免受在随后操作640中实施的工艺(例如，蚀刻工艺)的影响。在一些实施例中，可以不形成阻挡层736并且操作630随后可以是操作640。
74.参考图6，在操作640中，在s/d接触开口中形成s/d接触结构。例如，如参考图7k至图7p所描述，在s/d接触开口726中形成s/d接触结构226。s/d接触结构226的形成可以包括以下顺序操作：(i)在图7j的结构上沉积基本上共形的牺牲半导体层738以形成图7k的结构；(ii)去除牺牲半导体层738的部分以形成图7l的结构；(iii)在图7l的结构上沉积具有扩散阻挡层226b的材料的基本上共形的介电层740以形成图7m的结构；(iv)去除介电层740和阻挡层736的部分以形成图7n的结构；(v)在s/d区域110上形成硅化物层226a，如图7o中所示；(vi)在硅化物层226a上沉积具有接触插塞226c的材料的导电层(未显示)以填充s/d接触开口726；(vii)对沉积的导电层实施cmp工艺以形成图7o的结构，接触插塞226c、扩散阻挡层226b、牺牲半导体层738和ild层224b的顶面基本上共面；以及(viii)从s/d接触开口
726的侧壁去除牺牲半导体层738以形成图7p的结构。
75.在一些实施例中，牺牲半导体层738可以包括si、sige、sigeb或其它合适的掺杂或未掺杂的半导体材料。在操作(iii)和(vii)中去除牺牲半导体层738可以包括使用基于氟的蚀刻气体、基于氯的蚀刻气体、基于溴的蚀刻气体或它们的组合来实施各向同性蚀刻工艺。去除介电层740和阻挡层736的部分可以包括使用氢氟酸气体、氨气或它们的组合来实施干蚀刻工艺。在一些实施例中，可以在相同的蚀刻工艺(未显示)中使用对牺牲半导体层738和介电层740具有类似蚀刻选择性的相同蚀刻剂来蚀刻牺牲半导体层738和介电层740的部分。在一些实施例中，s/d接触结构226的形成随后可以是esl 222c和ild层224c的形成，如图7q中所示。
76.参考图6，在操作645中，在栅极结构中的一个上形成栅极接触结构。例如，如图7q中所示，可以在栅极结构112中的一个上形成栅极接触结构230。栅极接触结构230的形成可以包括以下顺序操作：(i)通过蚀刻导电覆盖层214上的esl 222b、ild层224b、esl 222c和ild层224c的部分在导电覆盖层214上形成栅极接触开口(未显示)；(ii)沉积具有栅极接触结构230的材料的导电层(未显示)以填充栅极接触开口；以及(iii)对沉积的导电层实施cmp工艺以形成图7q的结构，栅极接触结构230和ild层224c的顶面基本上共面。在一些实施例中，栅极接触结构230的形成随后可以是通孔结构232的形成。
77.图8是根据一些实施例的用于制造具有图3a的截面图的fet 100的示例性方法800的流程图。为了说明的目的，图8中所示的操作将参考用于制造如图7a至图7j和图9a至图9i中所示的fet 100的示例性制造工艺来描述。图7a至图7j和图9a至图9i是根据一些实施例的fet 100在制造的各个阶段沿图1的线a-a的截面图。操作可以以不同的顺序实施或者不实施，这取决于具体应用。应该指出，方法800可能不产生完整的fet 100。因此，应该理解，可以在方法800之前、期间和之后提供额外的工艺，并且可以在本文中仅简要描述一些其它工艺。上面描述了图7a至图7j和图9a至图9i中具有与图1、图2a至图2c和图3a至图3c中的元件相同注释的元件。
78.参考图8，操作805-835类似于图6的操作605-635。操作605-635的讨论适用于操作805-835，除非另有说明。在操作835之后，形成类似于图7j的结构的结构。操作840-845中对图7j的结构的随后处理参考图9a至图9i来描述。
79.参考图8，在操作840中，在接触开口中形成s/d接触结构。例如，如参考图9a至图9h所描述，在s/d接触开口726中形成s/d接触结构326。s/d接触结构326的形成可以包括以下顺序操作：(i)在图7j的结构上沉积具有介电衬垫326d的材料的基本上共形的介电层942以形成图9a的结构；(ii)在图9a的结构上沉积基本上共形的牺牲半导体层738以形成图9b的结构；(iii)去除牺牲半导体层738的部分以形成图9c的结构；(iv)去除介电层942的部分以形成图9d的结构；(v)在图9d的结构上沉积具有扩散阻挡层226b的材料的基本上共形的介电层740以形成图9e的结构；(vi)去除介电层740和阻挡层736的部分以形成图9f的结构；(vii)在s/d区域110上形成硅化物层226a，如图9g中所示；(viii)沉积具有接触插塞226c的材料的导电层(未显示)以填充s/d接触开口726；(ix)对沉积的导电层实施cmp工艺以形成图9g的结构，接触插塞226c、扩散阻挡层226b、介电衬垫326d、牺牲半导体层738和ild层224b的顶面基本上共面；以及(x)从s/d接触开口726的侧壁去除牺牲半导体层738以形成图9h的结构。
80.去除介电层942、介电层740和阻挡层736的部分可以包括使用氢氟酸气体、氨气或它们的组合来实施干蚀刻工艺。在一些实施例中，s/d接触结构326的形成随后可以是esl 222c和ild层224c的形成，如图9i中所示。
81.参考图8，在操作845中，在栅极结构中的一个上形成栅极接触结构。例如，如图9i中所示，可以在栅极结构112中的一个上形成栅极接触结构230，如图6的操作645中所描述。
82.图10是根据一些实施例的用于制造具有图4a的截面图的fet 100的示例性方法1000的流程图。为了说明的目的，图10中所示的操作将参考用于制造如图7a至图7f和图11a至图11l中所示的fet 100的示例性制造工艺来描述。图7a至图7f和图11a至图11l是根据一些实施例的fet 100在制造的各个阶段沿图1的线a-a的截面图。操作可以以不同的顺序实施或者不实施，这取决于具体应用。应该指出，方法1000可能不产生完整的fet 100。因此，应该理解，可以在方法1000之前、期间和之后提供额外的工艺，并且可以在本文中仅简要描述一些其它工艺。上面描述了图7a至图7f和图11a至图11l中具有与图1、图2a至图2c、图3a至图3c和图4a至图4c中的元件相同注释的元件。
83.参考图10，操作1005-1015类似于图6的操作605-615。操作605-615的讨论适用于操作1005-1015，除非另有说明。在操作1015之后，形成类似于图7f的结构的结构。操作1020-1050中对图7f的结构的随后处理参考图11a至图11l来描述。
84.参考图10，在操作1020中，在栅极结构上形成导电覆盖层。例如，如图11a中所示，在栅极结构112上形成导电覆盖层214。导电覆盖层214的形成可以包括以下顺序操作：(i)从图7f的结构蚀刻导电层212c的部分以在导电层212c上形成开口(未显示)；(ii)沉积具有导电覆盖层214的材料的导电层(未显示)以填充开口；以及(iii)对沉积的导电层实施cmp工艺以形成图11a的结构，导电覆盖层214和高k栅极介电层212b的顶面基本上共面。在一些实施例中，可以不形成导电覆盖层214，并且操作1015随后可以是操作1025。在一些实施例中，可以在蚀刻导电层212c期间蚀刻栅极间隔件116的顶面以形成图11a中所示的弯曲的蚀刻顶面轮廓。
85.参考图10，在操作1025中，在栅极结构上形成栅极空气间隔件。例如，如图11b中所示，在栅极结构112上形成栅极空气间隔件420a和420b。栅极空气间隔件420a和420b的形成可以包括从图11a的结构蚀刻高k栅极介电层212b的部分以形成栅极空气间隔件420a和420b，如图11b中所示。
86.参考图10，在操作1030中，在导电覆盖层上形成绝缘覆盖层。例如，如图11c中所示，在导电覆盖层214上形成绝缘覆盖层434。绝缘覆盖层434的形成可以包括以下顺序操作：(i)在图11b的结构上沉积具有绝缘覆盖层434的材料的绝缘层(未显示)；以及(ii)对沉积的绝缘层实施cmp工艺以形成图11c的结构，绝缘覆盖层434、esl 122a和ild层124a的顶面基本上共面。
87.参考图10，在操作1035中，在s/d区域上形成s/d接触开口。例如，如图11d中所示，在s/d区域110上形成s/d接触开口726。s/d接触开口726的形成可以包括从s/d区域110的顶面干蚀刻或湿蚀刻ild层124a和esl 122a的部分，如图11d中所示。
88.参考图10，在操作1040中，在s/d区域的位于s/d接触开口中的暴露部分上形成阻挡层。例如，如图11e中所示，在s/d区域110的位于s/d接触开口726中的暴露部分上形成阻挡层736。在一些实施例中，可以蚀刻esl 122a以在形成s/d开口726期间形成锥形截面轮
廓，如图11d中所示。
89.参考图10，在操作1045中，在接触开口中形成s/d接触结构。例如，如参考图11f至图11k所描述，在s/d接触开口726中形成s/d接触结构426。s/d接触结构426的形成可以包括以下顺序操作：(i)在图11e的结构上沉积基本上共形的牺牲半导体层738以形成图11f的结构；(ii)去除牺牲半导体层738的部分以形成图11g的结构；(iii)在图11g的结构上沉积具有扩散阻挡层426b的材料的基本上共形的介电层740以形成图11h的结构；(iv)去除介电层740和阻挡层736的部分以形成图11i的结构；(v)沉积具有接触插塞426c的材料的导电层(未显示)以填充s/d接触开口726；(vi)对沉积的导电层进行cmp工艺以形成图11j的结构，其中，接触插塞426c、扩散阻挡层426b、牺牲半导体层738和ild层124a的顶面基本上共面；以及(vii)从s/d接触开口726的侧壁去除牺牲半导体层738以形成图11k的结构。在一些实施例中，s/d接触结构426的形成随后可以是esl 222b和ild层224b的形成，如图11l中所示。
90.参考图10，在操作1050中，在栅极结构中的一个上形成栅极接触结构。例如，如图11l中所示，可以在栅极结构112中的一个上形成栅极接触结构430。栅极接触结构430的形成可以包括以下顺序操作：(i)通过蚀刻导电覆盖层214上的ild层224b、esl 222b和绝缘覆盖层434的部分在导电覆盖层214上形成栅极接触开口(未显示)；(ii)沉积具有栅极接触结构430的材料的导电层(未显示)以填充栅极接触开口；以及(iii)对沉积的导电层实施cmp工艺以形成图11l的结构，其中，栅极接触结构430和ild层224b的顶面基本上共面。在一些实施例中，栅极接触结构430的形成随后可以是通孔结构432的形成。
91.图12是根据一些实施例的用于制造具有图5a的截面图的fet 100的示例性方法1200的流程图。为了说明的目的，图12中所示的操作将参考用于制造如图7a至图7f、图11a至图11e和图13a至图13i中所示的fet 100的示例性制造工艺来描述。图7a至图7f、图11a至图11e和图13a至图13i是根据一些实施例的fet 100在制造的各个阶段沿图1的线a-a的截面图。操作可以以不同的顺序实施或者不实施，这取决于具体应用。应该指出，方法1200可能不产生完整的fet 100。因此，应该理解，可以在方法1200之前、期间和之后提供额外的工艺，并且可以在本文中仅简要描述一些其它工艺。上面描述了图7a至图7f、图11a至图11e和图13a至图13i中具有与图1、图2a至图2c、图3a至图3c、图4a至图4c和图5a至图5c中的元件相同注释的元件。
92.参考图12，操作1205-1240类似于图10的操作1005-1040。操作1005-1040的讨论适用于操作1205-1240，除非另有说明。在操作1240之后，形成类似于图11e的结构的结构。操作1245-1250中对图11e的结构的随后处理参考图13a至图13i来描述。
93.参考图12，在操作1245中，在接触开口中形成s/d接触结构。例如，如参考图13a至图13h所描述，在s/d接触开口726中形成s/d接触结构526。s/d接触结构526的形成可以包括以下顺序操作：(i)在图11e的结构上沉积具有介电衬垫526d的材料的基本上共形的介电层942以形成图13a的结构；(ii)在图13a的结构上沉积基本上共形的牺牲半导体层738以形成图13b的结构；(iii)去除牺牲半导体层738的部分以形成图13c的结构；(iv)去除介电层942的部分以形成图13d的结构；(v)在图13d的结构上沉积具有扩散阻挡层426b的材料的基本上共形的介电层740以形成图13e的结构；(vi)去除介电层740和阻挡层736的部分以形成图13f的结构；(vii)沉积具有接触插塞426c的材料的导电层(未显示)以填充s/d接触开口726；(viii)对沉积的导电层实施cmp工艺以形成图13g的结构，其中，接触插塞426c、扩散阻
挡层426b、介电衬垫526d、牺牲半导体层738和ild层224b的顶面基本上共面；以及(ix)从s/d接触开口726的侧壁去除牺牲半导体层738以形成图13h的结构。
94.参考图12，在操作1250中，在栅极结构中的一个上形成栅极接触结构。例如，如图13i中所示，可以在栅极结构112中的一个上形成栅极接触结构430，如图10的操作1050中所描述。
95.分别具有单衬垫226b和426b的s/d接触结构226和426的形成可以比具有双衬垫226b和326d的s/d接触结构326的形成以及具有双衬垫426b和526d的s/d接触结构526的形成更简单，利用更少的制造步骤。另一方面，通过在s/d接触结构326的形成中使用双衬垫226b和326d以及在s/d接触结构526的形成中使用双衬垫426b和526d，与在s/d接触结构226和426的形成期间s/d区域110中的损坏相比，在s/d接触结构326和526的形成期间对s/d区域110的损坏可以减少或最小化。
96.本发明提供了具有空气间隔件的示例性fet(例如，fet 100)，并且提供了形成这种fet的示例性方法(例如，方法600、800、1000和1200)。在一些实施例中，fet可以具有栅极空气间隔件(例如，栅极空气间隔件220a、220b、420a和420b)和接触空气间隔件(例如，接触空气间隔件228a、228b、428a和428b)。在一些实施例中，栅极空气间隔件可以设置在栅极结构(例如，栅极结构112)的导电层(例如，导电层212c)和栅极间隔件(例如，栅极间隔件116)之间。在一些实施例中，接触空气间隔件可以沿s/d接触结构(例如，s/d接触结构226、326、426和526)的侧壁设置。栅极空气间隔件和接触空气间隔件减少了栅极结构和s/d接触结构之间的耦合电容。与没有这种空气间隔件的fet相比，栅极空气间隔件和接触空气间隔件中空气的低介电常数可以将耦合电容减小约20％至约50％。此外，栅极空气间隔件和接触空气间隔件的存在使栅极结构和s/d接触结构之间的电流泄漏路径最小化。与没有栅极空气间隔件和接触空气间隔件的fet相比，减小fet中的耦合电容和/或电流泄漏可以提高器件可靠性和性能。
97.在一些实施例中，半导体器件包括衬底、设置在衬底上的纳米结构沟道区域、围绕纳米结构沟道区域的栅极结构、设置在栅极结构上的第一空气间隔件、设置在衬底上的s/d区域以及设置在s/d区域上的接触结构。接触结构包括设置在s/d区域上的硅化物层、设置在硅化物层上的导电层、沿导电层的侧壁设置的介电层以及沿阻挡层的侧壁设置的第二空气间隔件。
98.在一些实施例中，半导体器件包括衬底、设置在衬底上的纳米结构沟道区域、围绕纳米结构沟道区域的栅极结构、设置在衬底上的s/d区域以及设置在s/d区域上的接触结构。接触结构包括设置在s/d区域上的硅化物层、设置在硅化物层上的导电层、沿导电层的侧壁设置的第一介电层、沿第一介电层的侧壁设置的第二介电层以及设置在第一介电层和第二介电层之间的空气间隔件。
99.在一些实施例中，方法包括：在衬底上形成具有以交替配置布置的第一纳米结构层和第二纳米结构层的超晶格结构；在超晶格结构上形成多晶硅结构；在衬底上形成源极/漏极(s/d)区域；用栅极结构替换多晶硅结构和第二纳米结构层；在栅极结构上形成第一空气间隔件；在s/d区域上形成开口；沿开口的侧壁形成半导体层；在开口中和半导体层上形成导电层；以及去除半导体层以沿导电层的侧壁形成第二空气间隔件。
100.本技术的一些实施例提供了一种半导体器件，包括：衬底；纳米结构沟道区域，设
置在所述衬底上；栅极结构，围绕所述纳米结构沟道区域；第一空气间隔件，设置在所述栅极结构上；源极/漏极(s/d)区域，设置在所述衬底上；以及接触结构，设置在所述源极/漏极区域上，其中，所述接触结构包括：硅化物层，设置在所述源极/漏极区域上；导电层，设置在所述硅化物层上；介电层，沿所述导电层的侧壁设置；以及第二空气间隔件，沿所述阻挡层的侧壁设置。在一些实施例中，半导体器件还包括：导电覆盖层，设置在所述栅极结构上，其中，所述第一空气间隔件设置为与所述导电覆盖层相邻。在一些实施例中，半导体器件还包括：绝缘覆盖层，设置在所述栅极结构上，其中，所述第一空气间隔件设置在所述绝缘覆盖层和所述栅极结构的栅极电介质之间。在一些实施例中，所述第一空气间隔件设置在所述栅极结构的栅极介电层上。在一些实施例中，半导体器件还包括：其它介电层，设置在所述栅极结构上，其中，所述其它介电层的部分围绕所述第一空气间隔件。在一些实施例中，半导体器件还包括：其它介电层，设置在所述接触结构上，其中，所述其它介电层的部分围绕所述第二空气间隔件。在一些实施例中，半导体器件还包括：第一介电层和第二介电层，分别设置在所述第一空气间隔件和所述第二空气间隔件上，其中，所述第二介电层设置在所述第一介电层上。在一些实施例中，所述第二空气间隔件垂直延伸至所述第一空气间隔件的顶面之上并且垂直延伸至所述第一空气间隔件的底面之下。在一些实施例中，所述第二空气间隔件设置在所述硅化物层上。在一些实施例中，半导体器件还包括：绝缘覆盖层，设置在所述栅极结构上，其中，所述绝缘覆盖层的顶面与所述导电层的顶面共面。在一些实施例中，半导体器件还包括：其它介电层，设置在所述源极/漏极区域和所述衬底之间。
101.本技术的另一些实施例提供了一种半导体器件，包括：衬底；纳米结构沟道区域，设置在所述衬底上；栅极结构，围绕所述纳米结构沟道区域；
102.源极/漏极(s/d)区域，设置在所述衬底上；以及接触结构，设置在所述源极/漏极区域上，其中，所述接触结构包括：硅化物层，设置在所述源极/漏极区域上；导电层，设置在所述硅化物层上；第一介电层，沿所述导电层的侧壁设置；第二介电层，沿所述第一介电层的侧壁设置；以及空气间隔件，设置在所述第一介电层和所述第二介电层之间。在一些实施例中，半导体器件还包括：第二空气间隔件，设置在所述栅极结构的高k栅极介电层上。在一些实施例中，半导体器件还包括：第二空气间隔件，设置在所述栅极结构的高k栅极介电层上；以及覆盖层，设置在所述第二空气间隔件和所述栅极结构上。在一些实施例中，半导体器件还包括：第三介电层，设置在所述接触结构上，其中，所述第三介电层的部分围绕所述空气间隔件。在一些实施例中，所述空气间隔件具有锥形轮廓的顶面并且具有弯曲轮廓的底面。
103.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上形成具有以交替配置布置的第一纳米结构层和第二纳米结构层的超晶格结构；在所述超晶格结构上形成多晶硅结构；在所述衬底上形成源极/漏极(s/d)区域；用栅极结构替换所述多晶硅结构和所述第二纳米结构层；在所述栅极结构上形成第一空气间隔件；在所述源极/漏极区域上形成开口；沿所述开口的侧壁形成半导体层；在所述开口中和所述半导体层上形成导电层；以及去除所述半导体层以沿所述导电层的侧壁形成第二空气间隔件。在一些实施例中，方法还包括：在形成所述半导体层之前在所述源极/漏极区域上形成氧化物层。在一些实施例中，方法还包括：在所述半导体层和所述导电层之间形成介电层。在一些实施例中，形成所述第一空气间隔件包括蚀刻所述栅极结构的高k栅极介电层。
104.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

技术特征：
1.一种半导体器件，包括：衬底；纳米结构沟道区域，设置在所述衬底上；栅极结构，围绕所述纳米结构沟道区域；第一空气间隔件，设置在所述栅极结构上；源极/漏极(s/d)区域，设置在所述衬底上；以及接触结构，设置在所述源极/漏极区域上，其中，所述接触结构包括：硅化物层，设置在所述源极/漏极区域上；导电层，设置在所述硅化物层上；介电层，沿所述导电层的侧壁设置；以及第二空气间隔件，沿所述阻挡层的侧壁设置。2.根据权利要求1所述的半导体器件，还包括：导电覆盖层，设置在所述栅极结构上，其中，所述第一空气间隔件设置为与所述导电覆盖层相邻。3.根据权利要求1所述的半导体器件，还包括：绝缘覆盖层，设置在所述栅极结构上，其中，所述第一空气间隔件设置在所述绝缘覆盖层和所述栅极结构的栅极电介质之间。4.根据权利要求1所述的半导体器件，其中，所述第一空气间隔件设置在所述栅极结构的栅极介电层上。5.根据权利要求1所述的半导体器件，还包括：其它介电层，设置在所述栅极结构上，其中，所述其它介电层的部分围绕所述第一空气间隔件。6.根据权利要求1所述的半导体器件，还包括：其它介电层，设置在所述接触结构上，其中，所述其它介电层的部分围绕所述第二空气间隔件。7.根据权利要求1所述的半导体器件，还包括：第一介电层和第二介电层，分别设置在所述第一空气间隔件和所述第二空气间隔件上，其中，所述第二介电层设置在所述第一介电层上。8.根据权利要求1所述的半导体器件，其中，所述第二空气间隔件垂直延伸至所述第一空气间隔件的顶面之上并且垂直延伸至所述第一空气间隔件的底面之下。9.一种半导体器件，包括：衬底；纳米结构沟道区域，设置在所述衬底上；栅极结构，围绕所述纳米结构沟道区域；源极/漏极(s/d)区域，设置在所述衬底上；以及接触结构，设置在所述源极/漏极区域上，其中，所述接触结构包括：硅化物层，设置在所述源极/漏极区域上；导电层，设置在所述硅化物层上；第一介电层，沿所述导电层的侧壁设置；第二介电层，沿所述第一介电层的侧壁设置；以及空气间隔件，设置在所述第一介电层和所述第二介电层之间。10.一种形成半导体器件的方法，包括：在衬底上形成具有以交替配置布置的第一纳米结构层和第二纳米结构层的超晶格结
构；在所述超晶格结构上形成多晶硅结构；在所述衬底上形成源极/漏极(s/d)区域；用栅极结构替换所述多晶硅结构和所述第二纳米结构层；在所述栅极结构上形成第一空气间隔件；在所述源极/漏极区域上形成开口；沿所述开口的侧壁形成半导体层；在所述开口中和所述半导体层上形成导电层；以及去除所述半导体层以沿所述导电层的侧壁形成第二空气间隔件。

技术总结
公开了具有空气间隔件结构的半导体器件及其形成方法。半导体器件包括衬底、设置在衬底上的纳米结构沟道区域、围绕纳米结构沟道区域的栅极结构、设置在栅极结构上的第一空气间隔件、设置在衬底上的源极/漏极(S/D)区域以及设置在S/D区域上的接触结构。接触结构包括设置在S/D区域上的硅化物层、设置在硅化物层上的导电层、沿导电层的侧壁设置的介电层以及沿阻挡层的侧壁设置的第二空气间隔件。阻挡层的侧壁设置的第二空气间隔件。阻挡层的侧壁设置的第二空气间隔件。


技术研发人员：苏焕杰 黄麟淯 王志豪
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.03.21
技术公布日：2023/8/14