电形成的存储器阵列的制作方法

1.本公开大体上涉及半导体存储器及方法，且更特定来说涉及电形成的存储器阵列。


背景技术：

2.存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路及/或外部可移除式装置。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据且可包含随机存取存储器(ram)、动态随机存取存储器(dram)及同步动态随机存取存储器(sdram)等等。非易失性存储器可通过在未被供电时保存经存储数据而提供持久性数据，且可包含nand快闪存储器、nor快闪存储器、只读存储器(rom)及电阻可变存储器，例如相变随机存取存储器(pcram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)及可编程导电存储器等等。
3.可利用存储器装置作为用于需要高存储器密度、高可靠性及低功率消耗的广范围的电子应用的易失性及非易失性存储器。举例来说，非易失性存储器可用于个人计算机、便携式记忆棒、固态驱动器(ssd)、数码相机、蜂窝电话、便携式音乐播放器(例如mp3播放器)及电影播放器以及其它电子装置中。
4.电阻可变存储器装置可包含可基于存储元件(例如，具有可变电阻的电阻式存储器元件)的电阻状态存储数据的电阻式存储器单元。因而，电阻式存储器单元可经编程以通过改变电阻式存储器元件的电阻电平而存储对应于目标数据状态的数据。可通过在特定持续时间内将电场或能量源(例如正或负电脉冲(例如，正或负电压或电流脉冲))施加到电阻式存储器单元(例如，施加到所述单元的电阻式存储器元件)而将所述单元编程到目标数据状态(例如，对应于特定电阻状态)。可通过响应于经施加询问电压而感测通过电阻式存储器单元的电流来确定所述单元的状态。经感测电流(其基于单元的电阻电平而变化)可指示所述单元的状态。
5.可针对电阻式存储器单元设置数个数据状态(例如，电阻状态)中的一者。举例来说，可将单一电平存储器单元(slc)编程到两个不同数据状态中的标定者，其可由二进制单位1或0表示且可取决于所述单元是否被编程到高于或低于特定电平的电阻。作为额外实例，可将一些电阻式存储器单元编程到多于两个数据状态(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)中的标定者。此类单元可被称为多状态存储器单元、多单位单元或多电平单元(mlc)。mlc可在不增加存储器单元的数目的情况下提供较高密度存储器，这是因为每一单元可表示多于一个数字(例如，多于一个位)。
附图说明
6.图1说明根据本公开的实施例的与电形成存储器阵列相关联的处理步骤的示意性横截面视图。
7.图2说明根据本公开的实施例的存储器阵列的示意性横截面视图。
8.图3说明根据本公开的实施例的处理步骤的示意性横截面视图。
9.图4说明根据本公开的实施例的存储器阵列的示意性横截面视图。
10.图5说明根据本公开的实施例的三维存储器阵列。
11.图6是根据本公开的实施例的呈存储器装置的形式的设备的框图。
具体实施方式
12.本公开包含电形成的存储器阵列及其处理方法。数个实施例包含：多条导电线，其通过绝缘材料彼此分离；第一多个导电延伸部，其经布置以基本上垂直于所述多条导电线延伸；存储元件材料，其形成于所述第一多个导电延伸部中的每一相应者周围；第二多个导电延伸部，其经布置以基本上垂直于所述多条导电线延伸；及多个单一元素材料，其形成于所述第二多个导电延伸部中的每一相应者周围。
13.根据本公开的存储器阵列包含选择装置材料。选择装置材料可包括硫属化物材料。用于存储器阵列中的硫属化物材料可包含多种元素(例如，作为合金)。例如，硫属化物材料可包含以下中的两者或更多者的组合：硒(se)、铟(in)、砷(ar)、锑(sb)、碲(te)、硅(si)及/或锗(ge)等等。形成存储器阵列的先前方法可能不足以使用硫属化物材料(尤其其中具有更大量元素的硫属化物材料)执行某些技术(例如，原子层沉积(ald))。这是由于(例如)ald的化学性质及识别所要硫属化物材料的适当前驱体及/或化学反应所涉及的困难。代替地，超过特定量元素(例如，3)的硫属化物材料趋向于使用先前方法中的其它技术进行沉积，例如物理气相沉积(pvd)，其化学复杂性较低。
14.然而，与例如pvd的过程允许相比，一些存储器阵列架构要求选择装置材料的更保形沉积。此外，pvd可为某些应用提供不足的纵横比。根据本公开，使用ald的高度保形沉积技术来形成具有硫属化物材料的存储器阵列。在一些实施例中，例如，经由ald个别地沉积所要硫属化物材料的组成单一元素。可基于所要所得形态而选择沉积顺序以及组成元素的相对厚度。一旦经沉积，单一元素材料就可经历电形成过程。可在电形成过程期间经由位线及字线施加电压。在一些实施例中，经由多个电脉冲施加电压(或若干电压)。在各个实施例中，可基于沉积的元素及所要所得形态而选择脉冲的振幅、持续时间、斜率及/或极性。在电形成过程期间，存储器阵列的每一存储器单元的温度可上升到超过单一元素材料的离子移动及/或混合的温度，其在本文中可被称为“混合温度”。举例来说，存储器单元在电形成过程期间可达到1000摄氏度。通过所述单元的电流的密度与升高温度的组合可引起硫属化物材料由个别沉积的单一元素材料形成。
15.术语“单一元素材料”是指包括单一化学元素的材料，而与化学杂质无关。单一元素材料的实例包含硒(se)、铟(in)、砷(ar)、锑(sb)、碲(te)、硅(si)及/或锗(ge)等等。应注意，虽然本公开论述单一元素材料的沉积，但此论述不意指具有限制性意义。举例来说，在一些实施例中，根据本文中描述的过程沉积包括多于一种元素的材料(例如，二元合金)。换句话说，术语“单一元素材料”可指包括一或两种元素的材料。
16.另外，应注意，本公开在三维存储器阵列的背景下论述本文中的实施例。然而，此论述不意指具有限制性意义；所属领域的一般技术人员将容易明白，可在本文中未明确指示的架构(例如，包含二维或平面存储器阵列)中实施本公开的实施例。
17.如本文中使用，“一”或“一个”可指一或多个某物，且“多个”可指多于一个此类事物。举例来说，一存储器单元可指一或多个存储器单元，且多个存储器单元可指两个或更多个存储器单元。
18.本文中的图遵循编号惯例，其中首位数字或前几位数字对应于附图图号且剩余数字识别附图中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。举例来说，102可指图1a中的元件“02”，且类似元件在图2a中可被引用为202。
19.图1说明根据本公开的实施例的与电形成存储器阵列(在图1中被称为100)相关联的处理步骤的示意性横截面视图。
20.如图1中展示，阵列100包含导电线材料102，其可沉积在通过绝缘材料104彼此竖直分离的多个平面中。例如，可在蚀刻停止(例如，衬底)材料(图1中未展示)上方形成绝缘材料104，接着可在所述绝缘材料上形成第一导电线材料102，接着可在所述第一导电线上形成额外绝缘材料104，接着可在形成于所述第一导电线材料上的绝缘材料上形成第二导电线材料102，接着可在所述第二导电线材料上形成额外绝缘材料104，且可以此交替方式继续形成导电线材料102及绝缘材料104。
21.多个平面中的每一相应者可处于(例如，形成)三维存储器阵列的不同层级，举例来说，例如所述阵列的不同高度、层面、层阶或平面(例如，电极平面)。举例来说，每一相应导电线材料102可为所述阵列的不同存取线(例如，字线)。导电线材料102可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)等等(例如，由其形成)。尽管在图1中说明的实施例中展示四个层级，但本公开的实施例不限于这个数量。绝缘材料104可为例如介电材料，举例来说，例如氧化硅。
22.可通过使绝缘材料104及导电线材料102交替而形成(例如，蚀刻及/或图案化)多个开口(例如，通孔或孔)。举例来说，可穿过导电线材料102形成多个开口使得每一相应开口的至少一部分通过每一相应导电线材料102。通过形成开口，可移除导电线材料102的部分，使得导电线材料102的所得区域可排除在形成开口时移除的区域。可同时形成多个开口中的每一者。例如，可使用单一掩模以单一蚀刻及/或图案形成多个开口中的每一者。
23.在一些实施例中，开口中的不同者可形成为不同形状及/或大小。举例来说，形成为邻近于阵列100的两个相对侧(例如，沿阵列100的两个相对侧)的开口可为矩形，且形成于其间的剩余开口可为正方形。然而，本公开的实施例不限于开口的(若干)特定形状及/或大小。举例来说，圆形、卵形及/或角形开口等等可形成为具有尖锐或修圆隅角。
24.如图1中展示，可通过以下步骤填充多个开口中的每一者：在每一相应开口中形成(例如，沉积)多个单一元素材料(本文中通常被称为“单一元素材料111”)；接着在每一相应开口中形成与在其中形成的单一元素材料中的一者接触(例如，在其上方)的导电圆柱体(例如，管道)114；及接着在每一相应开口中形成与在其中形成的导电圆柱体114接触(例如，在其上方)的导电延伸部116，使得单一元素材料同心地形成于导电圆柱体114周围，导电圆柱体114同心地形成于导电延伸部116周围。例如，如本文中使用，“同心”可指基本上以包含(例如)圆形、卵形或矩形形状的任何形状彼此环绕的结构。
25.单一元素材料111包含第一单一元素材料111-1、第二单一元素材料111-2及第三单一元素材料111-3。应注意，虽然在图1中说明的实例中展示三个单一元素材料111，但本公开的实施例不限于此。第一单一元素材料111-1被展示为首先沉积，接着是第二单一元素
材料111-2及第三单一元素材料111-3。
26.单一元素材料111中的任一者可为硫属化物材料的组成元素。例如，单一元素材料111中的任一者可为硒材料、碲材料、锗材料、砷材料、铟材料、锑材料及/或硅材料等等。可经由ald沉积单一元素材料。可基于所要硫属化物形态(下文进一步论述)化学计量地选择及/或确定沉积顺序以及单一元素材料111的相对厚度。在一些实施例中，单一元素材料111的相应厚度相等。在其它实施例中，单一元素材料111的相应厚度不同。
27.尽管为清楚起见且以免混淆本公开的实施例而在图1中未展示，但在一些例子中，当单一元素材料111及导电圆柱体114沉积在其中时，单一元素材料111的一部分及导电圆柱体114的一部分也可形成于每一相应开口的底部上(例如，覆盖每一相应开口的底部)。此外，尽管图1中未展示，但可寻址存取线可存在于阵列100下方。
28.在各个实施例中，阵列100经历电形成过程。在一些实施例中，在电形成过程期间经由数据线及存取线(下文进一步论述)施加电压。在一些实施例中，经由多个电脉冲施加电压或多个不同电压。可控制多个脉冲的各种特性以生成所要所得硫属化物材料。例如，可基于沉积的元素及所要所得形态而选择脉冲的振幅、持续时间、斜率及/或极性。在电形成过程期间，单一元素材料111的温度可上升到超过阈值温度。此温度被称为混合温度且是指某一温度，单一元素材料111的离子在所述温度下或高于所述温度下移动及/或混合。举例来说，单一元素材料111在电形成过程期间可超过1000摄氏度。通过单一元素材料111的电流的密度与升高温度的组合可引起硫属化物材料(下文被称为“存储元件材料212”)由个别沉积的单一元素材料111形成。
29.图2说明根据本公开的实施例的存储器阵列(在图2中被称为200)的示意性横截面视图。例如，图2说明在执行如本文中描述的电形成过程之后的图1的阵列。
30.如图2中展示，已由先前结合图1描述的单一元素材料111形成存储元件材料212。形成于每一相应开口中的存储元件材料212、导电圆柱体214及导电延伸部216经布置以基本上垂直于导电线202延伸。因而，形成于每一相应开口中的存储元件材料212、导电圆柱体214及导电延伸部216可包括阵列200的竖直堆叠。即，阵列200可包含多个竖直堆叠(统称为“堆叠213”)，其中对其执行电形成的每一相应堆叠213包含存储元件材料212及同心地形成于导电延伸部216周围的导电圆柱体214，如图2中说明。
31.如图2中展示，已对第一堆叠213-1、第二堆叠213-2及第三堆叠213-3执行电形成。已在电形成过程中省略第四堆叠213-4。因而，第四堆叠213-4仍保留单一元素材料211。第四堆叠213-4可定位在阵列200的外围及/或边缘处。在一些实施例中，可能不会对沿阵列的边缘或外围定位的任何堆叠执行电形成且那些堆叠可能无法用作存储器单元。
32.在已对其执行电形成的堆叠213中，存储元件材料212形成于导电延伸部216与第一导电线202之间，且也形成于导电延伸部216与第二导电线202之间，其中第二导电线与第一导电线202共面但与其电解耦。导电圆柱体214可存在于存储元件材料212与导电延伸部216中的任一者之间。
33.每一相应导电延伸部216可为在一个端部处通信耦合到不同数据(例如，位)线的支柱，如本文中将(例如，结合图5)进一步描述。每一相应导电延伸部216可包括金属材料，举例来说，例如钨。例如，每一相应导电延伸部216可包括与多个导电线202不同的金属材料，但本公开的实施例不限于此。
34.同心地形成于每一相应导电延伸部216周围的导电圆柱体214可为例如电极圆柱体。导电圆柱体214可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)等等，其可为(例如)与多条导电线202相同的材料。然而，可使用其它金属、半金属或半导体材料。
35.如先前论述，同心地形成于每一相应导电圆柱体214及导电延伸部216周围的存储元件材料212可为硫属化物材料，例如硫属化物合金及/或玻璃，其可用作自选择存储元件材料(例如，可用作选择装置及存储元件两者)。举例来说，存储元件材料212(例如，硫属化物材料)可响应于施加到其的施加电压(例如程序脉冲)。对于小于阈值电压的经施加电压，存储元件材料212可保持在“关断”状态(例如，非导电状态)。替代地，响应于大于阈值电压的经施加电压，存储元件材料212可进入“接通”状态(例如，导电状态)。此外，给定极性的存储元件材料212的阈值电压可基于经施加电压的极性(例如，正或负)而改变。例如，阈值电压可基于程序脉冲是为正或负而改变。
36.通过单一元素沉积及电形成产生的用作存储元件材料212的硫属化物材料的实例包含锗(ge)碲化物(te)材料、铟(in)碲化物(te)材料、铟(in)-锑(sb)-碲(te)(ist)材料(例如in2sb2te5、in1sb2te4、in1sb4te7等)及锗(ge)-锑(sb)-碲(te)(gst)材料(例如ge8sb5te8、ge2sb2te5、ge1sb2te4、ge1sb4te7、ge4sb4te7或等)以及其它硫属化物材料，包含(例如)在操作期间不会改变相位的合金(例如，硒基硫属化物合金)。此外，硫属化物材料可包含较小浓度的其它掺杂剂材料。如本文中使用的连字符化学组合物符号指示包含在特定混合物或化合物中的元素，且意在表示涉及所指示元素的全部化学计量。
37.在一些实施例中，存储元件材料212在化学上是均匀的。在其它实施例中，存储元件材料212跨其厚度变化。举例来说，电形成过程期间的不完全混合可在不同单一元素材料211之间呈现梯度。
38.如图2中展示，同心地形成于每一相应开口中的导电圆柱体214及导电延伸部216周围的存储元件材料212(例如，阵列200的每一相应竖直堆叠的存储元件材料212)可具有与多条导电线202中的每一相应者在那个相应导电线的两个不同端部处的两个不同接触件(例如，接触件218-1及218-2)。
39.如图2中展示，每一相应存储元件材料212与每一相应导电线202的两个不同接触件218-1及218-2可通过绝缘材料204彼此分离。例如，接触件218-1可位于存储元件材料212的一个侧上，接触件218-2可位于存储元件材料212的相对侧上，且存储元件材料212的剩余两侧(以及包含接触件218-1及218-2的存储元件材料212的侧的一部分)可与绝缘材料204接触，如图2中说明。因而，每一相应存储元件材料212与每一相应导电线202的两个不同接触件218-1及218-2可为可单独选择及/或寻址的非连续(例如，单独)接触件，如本文中将进一步描述。
40.尽管为清楚起见且以免混淆本公开的实施例而在图1或2中未展示，但其它材料可形成于存储元件材料212、导电圆柱体214及/或导电延伸部216之前、之后及/或之间(举例来说)以形成粘合层或势垒以防止材料的相互扩散及/或减轻非所要组合物混合。此外，在一些实例中，阵列200可不包含导电圆柱体214(例如，导电圆柱体214可不形成于每一相应开口中)，使得导电延伸部216可直接接触存储元件材料212。此外，在图2中说明的实施例中，已移除可已形成于最上绝缘材料204上方的存储元件材料212、导电圆柱体214及导电延伸部216的任何部分以使每一相应导电延伸部216(例如，每一相应支柱)彼此隔离。这可通
过例如蚀刻及/或化学-机械抛光(cmp)来完成。此外，在一些实例中，导电圆柱体214可为任选的(例如，在此类实例中，在存储元件材料212与导电延伸部216之间可不形成导电圆柱体)。
41.图3说明根据本公开的实施例的处理步骤的示意性横截面视图。
42.以类似于先前结合图1描述的阵列100的方式，图3中说明的阵列300包含可沉积在通过绝缘材料304彼此竖直分离的多个平面中的导电线材料302。例如，可在蚀刻停止(例如，衬底)材料(图3中未展示)上方形成绝缘材料304，接着可在所述绝缘材料上形成第一导电线材料302，接着可在所述第一导电在线形成额外绝缘材料304，接着可在形成于所述第一导电线材料上的绝缘材料上形成第二导电线材料302，接着可在所述第二导电线材料上形成额外绝缘材料304，且可以此交替方式继续形成导电线材料302及绝缘材料304。
43.如图3中展示，多个凹部可形成于所述平面中的每一者中的导电材料302中。举例来说，可执行选择性蚀刻操作以依各向同性方式形成多个凹部。可选择蚀刻化学物质使得比绝缘材料304更快地蚀刻导电材料302。选择性蚀刻操作可为干式蚀刻操作或湿式蚀刻操作。可以与图1中描述的方式类似的方式(例如，经由ald)将单一元素材料311沉积在开口中。单一元素材料311可形成于多个凹部315中。
44.继形成单一元素材料311(先前描述)之后可执行蚀刻操作(例如回蚀操作)使得单一元素材料311的表面(例如，面向图3中展示的开口的表面)与绝缘材料304的表面(例如，面向开口的表面)大致共面，如图3中说明。蚀刻操作可为干式蚀刻操作或湿式蚀刻操作。
45.图4说明根据本公开的实施例的存储器阵列(在图4中被称为400)的示意性横截面视图。例如，图4说明在执行如本文中描述的蚀刻操作及电形成过程之后的图3的阵列。
46.在蚀刻之后，且以与上文结合图2论述的方式类似的方式，可在每一相应开口中形成与图3中说明的单一元素材料311的表面(例如，面向图3中展示的开口的表面)接触的导电圆柱体(例如，管道)414，所述表面与绝缘材料304的表面(例如，面向开口的表面)大致共面，如图3中说明。接着可在每一相应开口中形成与形成于其中的导电圆柱体414接触(例如，在其上方)的导电延伸部416。
47.接着阵列400可经历电形成过程以由图3中说明的单一元素材料311形成存储元件412。尽管图4展示限于多个凹部的存储元件材料412，但实施例不限于此。举例来说，在多个凹部中形成单一元素材料411及/或存储元件材料412期间，存储元件材料412可形成于绝缘材料404面向开口的表面上。
48.如先前论述，可对阵列400中的并非全部堆叠执行电形成。可在电形成过程中省略一或多个堆叠。以与图2中展示的方式类似的方式，这些非作用堆叠仍在多个凹部中保留单一元素材料，而非存储元件材料412。(若干)非作用堆叠可定位在阵列400的外围及/或边缘处。在一些实施例中，可不对沿阵列的边缘或外围定位的任何堆叠执行电形成且那些堆叠可能无法用作存储器单元。
49.在一些实施例中，电形成可基于阵列400内的位置将单一元素材料311互混到不同程度，这是因为在电流流动的位置发生(或发生更多)电形成。例如，在一些实施例中，电形成可仅在作用存储器单元位置处将单一元素材料311互混。在一些实施例中，与其它位置(例如，非作用位置)中相比，电形成可在作用存储器单元位置中将单一元素材料311更多地互混。换句话说，在邻近于绝缘材料404的区中，互混可比在邻近于导电线材料402的区中更
少。因此，存储元件材料412在邻近于导电线材料(例如，水平位线)402的区中可更均匀，而其在邻近于绝缘材料(例如，水平介电质)404的区中可至少部分保持为经沉积单一元素材料311。
50.再次应注意，本公开不限于特定架构。例如，一些实施例包含常规3d xpoint架构阵列。形成此阵列的过程可包含在每一层面处的字线层与位线层之间沉积单一元素材料及接着通过遮蔽交叉沟槽蚀刻来界定每一存储器单元。接着，可对作用单元/支柱执行本文中描述的形成过程。在一些实施例中，可不对整个阵列(例如，对非作用支柱，如本文中描述)执行形成过程。
51.图5说明根据本公开的实施例的三维存储器阵列500。举例来说，阵列500可为先前结合图1到4描述的阵列100、200、300及/或400。即，可根据本文中先前(例如，结合图1到4)描述的处理步骤来处理阵列500。
52.如图5中展示，存取线(其可被称为字线(wl))可安置在多个层级(例如，高度、层面、平面)上。举例来说，字线可安置在n个层级上。绝缘材料(为清楚起见且以免混淆本公开的实施例而在图6中未展示)可将字线的层级分离。因而，通过绝缘材料分离的字线的层级可形成wl/绝缘材料堆叠。此外，如本文中先前描述，每一相应层级的字线可划分成两个子平面(例如，奇数子平面及偶数子平面)，使得每层级产生两条(例如，一对)字线。然而，本公开的实施例不限于每层级两条字线。
53.此外，数据线(其可被称为位线(bl))可基本上垂直于字线布置，且定位在字线的n个层级上方的层级处(例如，在n+1层级处)。每一位线可具有接近字线的数个导电延伸部(例如，竖直延伸部)，其中存储器单元形成于竖直延伸部与字线之间。
54.举例来说，阵列500可包含多条导电线502(例如，存取线)(其在本文中可被称为字线)及多条导电线524(例如，数据线)(其在本文中可被称为位线)。字线502可布置成数个层级。字线502在图5中展示为布置成四个层级。然而，字线502可布置成的层级数量不限于这个数量，且字线502可布置成更多或更少个层级。字线502在特定层级内基本上彼此平行布置。字线502可在堆叠中竖直对准。例如，多个层级中的每一者中的字线502可定位在每一层级内的相同相对位置处以便与正上方及/或下方的字线502对准。绝缘材料504可定位在形成字线502的层级之间及特定层级处的字线502之间。
55.如图5中展示，位线524可在与字线502所处的层级不同的层级处(例如，在字线502所处的层级上方)基本上彼此平行布置。例如，位线可定位在存储器阵列500的顶部处，如图5中说明。作为额外实例，位线可定位在阵列500的底部处。位线524可进一步基本上垂直(例如，正交)于字线502布置以便在其间具有重叠(例如，不同层级处的交叉)。然而，本公开的实施例不限于严格平行/正交配置。
56.图5中针对每一字线502展示的索引指示字线在特定层级及所述层级内的位置(例如，排序)。举例来说，字线wl
2,0
展示为定位在层级0内的位置2处(定位在位置2处的字线堆叠的底部处的字线)，且字线wl
2,3
展示为定位在层级3内的位置2处(定位在位置2处的字线堆叠的顶部处的字线)。字线502可布置成的层级数量及每一层级处的字线502的数量可多于或少于图5中展示的数量。
57.在位线524及字线502的堆叠的每一重叠处，位线524的导电延伸部516基本上垂直于位线524及字线502定向，以便与字线堆叠中的每一字线502的一部分相交。举例来说，位
线524的导电延伸部516可经布置以从位线524竖直延伸以与其下方的相应字线502的一部分相交，如图5中展示。例如，作为一个实例，导电延伸部516可通过字线502，以便完全由字线502环绕。根据实施例，导电延伸部516可(例如，邻近)在字线502附近通过，使得可形成存储器单元520，如本文中先前描述。举例来说，图5描绘在导电延伸部516及字线502的交叉点处的一个单元520，但在一些实例中，导电延伸部516可耦合到一对字线(例如，一条偶数字线及一条奇数字线)，如本文中先前描述。
58.存储器单元520在图5中展示为以三维架构布置在位线524的导电延伸部516及字线502在不同层级处彼此接近的位置附近。举例来说，存储器单元520可定位在导电延伸部516通过字线502的一部分的位置处，如本文中先前描述。
59.因而，存储器单元520可布置成多个层级，每一层级在导电延伸部及字线的相交点处具有存储器单元。存储器单元520的层级可形成于彼此不同的层级处，由此竖直堆叠。因此，存储器阵列500可为包含具有共同位线524但单独字线502的存储器单元520的三维存储器阵列。例如，每一相应存储器单元520可基本上与其相应字线502共面。尽管图5中展示字线502的四个层级(及存储器单元520的四个对应层级)，但本公开的实施例不限于此且可包含字线502的更多或更少个层级(及存储器单元520的对应层级)。可基本上在与形成字线相同的层级处形成存储器单元。
60.一些存储器单元520(例如，作用存储器单元)可包括形成于每一相应位线524(例如，第一多个导电延伸部中的相应者)周围的存储元件材料，而其它存储器单元520(例如，非作用存储器单元)可包括形成于每一相应位线524(例如，第二多个导电延伸部中的相应者)周围的多个单一元素材料。在一些实施例中，耦合到非作用存储器单元的位线可定位成接近存储器阵列的外围。
61.此外，存储器阵列500的存储器单元520可耦合到解码器电路系统(图5中未展示)。解码器电路系统可用于在编程或感测操作期间选择特定存储器单元520，如本文中将(例如，结合图6)进一步描述。
62.图6是根据本公开的数个实施例的呈包含具有电阻器的存储器单元阵列600的计算系统626的形式的设备的框图。如本文中使用，存储器系统628、控制器630或阵列600也可单独被视为“设备”。存储器系统628可为(例如)固态驱动器(ssd)，且可包含主机接口632、控制器630(例如，序列发生器及/或其它控制电路系统)及数个存储器阵列600(其可被称为存储器600)。
63.控制器630可经由多个通道耦合到主机接口632及存储器阵列600，且可用于在存储器系统628与主机634之间传送数据。接口632可呈标准化接口的形式。举例来说，当存储器系统628用于计算系统626中的数据存储时，接口632可为串行高级技术附件(sata)、外围组件互连高速(pcie)或通用串行总线(usb)以及其它连接器及接口。然而，一般来说，接口632可提供用于在存储器系统628与具有接口632的兼容接受器的主机634之间传递控制、地址、数据及其它信号的接口。
64.主机634可为主机系统，例如个人膝上型计算机、台式计算机、数码相机、移动电话或存储卡读取器，以及各种其它类型的主机。主机634可包含系统主板及/或背板且可包含数个处理资源(例如，数个处理器)。
65.控制器630可与存储器阵列600(其在一些实施例中可为单一裸片上的数个存储器
阵列)通信以控制数据读取、写入及擦除操作以及其它操作。作为实例，控制器630可在与对应于存储器阵列600的一个裸片或数个裸片相同的裸片或不同的裸片上。
66.尽管未明确说明，但控制器630可包含将控制器630耦合到存储器阵列600的每一通道的离散存储器通道控制器。举例来说，控制器630可包含用于控制对存储器阵列600的存取及/或用于促进主机634与存储器阵列600之间的数据传送的呈硬件及/或固件及/或软件形式的数个组件。
67.存储器阵列600可包含存储器单元(例如，非易失性存储器单元)的数个阵列。举例来说，阵列600可为包括根据本文中描述的实施例形成的单元的阵列。阵列可为包括使用ald过程形成的一或多个硫属化物材料的任何阵列。阵列600可为2d阵列。阵列600可为3d存储器阵列。作为实例，存储器单元可为3d交叉点存储器单元(例如，3dxpoint)，其中多个单元层阶定位在正交水平导电线(例如，字线及位线)之间的相交点处。单元可包括硫属化物开关及/或存储器元件材料。在一些例子中，存储器单元可包括可用作自选择存储器元件的单一硫属化物材料。
68.尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将明白，经计算以实现相同结果的布置可取代所展示的特定实施例。本公开意在涵盖本公开的数个实施例的调适或变动。应了解，已依说明性方式而非限制性方式进行上述描述。所属领域的一般技术人员在检视上文描述后将明白上述实施例及本文中未明确描述的其它实施例的组合。本公开的数个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考随附权利要求书以及此权利要求书所授权的等效物的完整范围来确定本公开的数个实施例的范围。
69.在前述具体实施方式中，为简化本公开的目的而将一些特征分组在单一实施例中。本公开方法不应被解释为反映本公开的所公开实施例必须使用比每一权利要求中明确叙述更多的特征的意图。实情是，如随附权利要求书反映，发明主题在于少于单一所公开实施例的全部特征。因此，随附权利要求书特此并入到具体实施方式中，其中每一权利要求独立作为单独实施例。

技术特征：
1.一种存储器阵列，其包括：多条导电线，其通过绝缘材料彼此分离；第一多个导电延伸部，其经布置以基本上垂直于所述多条导电线延伸；存储元件材料，其形成于所述第一多个导电延伸部中的每一相应者周围；第二多个导电延伸部，其经布置以基本上垂直于所述多条导电线延伸；及多个单一元素材料，其形成于所述第二多个导电延伸部中的每一相应者周围。2.根据权利要求1所述的存储器阵列，其中：所述存储器阵列包含形成于所述第一多个导电延伸部中的每一相应者周围的导电圆柱体；且所述存储元件材料形成于在所述第一多个导电延伸部中的每一相应者周围形成的所述导电圆柱体周围。3.根据权利要求1所述的存储器阵列，其中所述第二多个导电延伸部定位成接近所述存储器阵列的外围。4.根据权利要求1到3中任一权利要求所述的存储器阵列，其中所述多个单一元素材料包含以下中的至少两者：硒材料、碲材料、锗材料、砷材料、铟材料、锑材料及硅材料。5.根据权利要求1到3中任一权利要求所述的存储器阵列，其中所述多个单一元素材料中的每一者由不同厚度形成。6.根据权利要求1到3中任一权利要求所述的存储器阵列，其中所述存储元件材料包括用作选择元件及存储器元件的自选择硫属化物材料。7.根据权利要求1到3中任一权利要求所述的存储器阵列，其中所述存储元件材料以正方形或圆形同心地形成于所述导电延伸部中的每一相应者周围。8.根据权利要求1到3中任一权利要求所述的存储器阵列，其中所述存储元件材料是硫属化物材料。9.一种三维存储器阵列，其包括：多条导电线，其通过绝缘材料彼此分离；及第一多个竖直堆叠，其中所述第一多个竖直堆叠中的每一相应者包含：导电延伸部，其经布置以基本上垂直于所述多条导电线延伸；及存储元件材料，其形成于所述导电延伸部周围第二多个竖直堆叠，其中所述第二多个竖直堆叠中的每一相应者包含：非作用导电延伸部，其经布置以基本上垂直于所述多条导电线延伸；及多个单一元素材料，其形成于所述非作用导电延伸部周围。10.根据权利要求9所述的三维存储器阵列，其中所述第二多个竖直堆叠中的每一者沿所述存储器阵列的边缘定位。11.根据权利要求9到10中任一权利要求所述的三维存储器阵列，其中所述存储元件材料的组合物是均匀的。12.根据权利要求9到10中任一权利要求所述的三维存储器阵列，其中所述存储元件材料的组合物跨所述存储元件材料的厚度变化。13.根据权利要求9到10中任一权利要求所述的三维存储器阵列，其中所述存储元件材料包括以下中的至少一者：碲化锗及碲化铟。
14.一种处理三维存储器阵列的方法，其包括：在通过绝缘材料彼此分离的多个平面中形成导电线材料；在所述多个平面中形成穿过所述导电线材料的开口；在所述开口中形成第一单一元素材料；在所述开口中形成所述第一单一元素材料之后，在所述开口中形成第二单一元素材料；在所述开口中形成所述第二单一元素材料之后，在所述开口中形成导电圆柱体；在所述开口中形成所述导电圆柱体之后，在所述开口中形成导电延伸部；及执行电形成程序以在所述开口中由所述第一单一元素材料及所述第二单一元素材料形成存储元件材料。15.根据权利要求14所述的方法，其中经由原子层沉积形成所述第一单一元素材料及所述第二单一元素材料中的每一者。16.根据权利要求14所述的方法，其中执行所述电形成程序以形成所述存储元件材料包含跨所述第一单一元素材料及所述第二单一元素材料施加多个电脉冲。17.根据权利要求16所述的方法，其中所述方法包含使所述多个电脉冲的极性交替。18.根据权利要求16到17中任一权利要求所述的方法，其中所述方法包含施加所述多个电脉冲使得所述第一单一元素材料及所述第二单一元素材料的温度超过混合温度。19.根据权利要求16到17中任一权利要求所述的方法，其中所述方法包含基于所述第一单一元素材料及所述第二单一元素材料的组合物而确定所述多个电脉冲中的每一者的振幅、持续时间、斜率及极性。20.根据权利要求19所述的方法，其中所述方法包含：在通过所述绝缘材料彼此分离的所述多个平面中形成额外导电线材料；在所述多个平面中形成穿过所述导电线材料的额外开口；在所述额外开口中形成所述第一单一元素材料；在所述额外开口中形成所述第一单一元素材料之后，在所述额外开口中形成所述第二单一元素材料；在所述额外开口中形成所述第二单一元素材料之后，在所述额外开口中形成额外导电圆柱体；在所述额外开口中形成所述导电圆柱体之后，在所述额外开口中形成额外导电延伸部；及不执行所述电形成程序以在所述额外开口中由所述第一单一元素材料及所述第二单一元素材料形成所述存储元件材料。

技术总结
本公开包含电形成的存储器阵列及其处理方法。数个实施例包含：多条导电线，其通过绝缘材料彼此分离；第一多个导电延伸部，其经布置以基本上垂直于所述多条导电线延伸；存储元件材料，其形成于所述第一多个导电延伸部中的每一相应者周围；第二多个导电延伸部，其经布置以基本上垂直于所述多条导电线延伸；及多个单一元素材料，其形成于所述第二多个导电延伸部中的每一相应者周围。中的每一相应者周围。中的每一相应者周围。


技术研发人员：A
受保护的技术使用者：美光科技公司
技术研发日：2021.12.15
技术公布日：2023/8/13