非易失性存储元件及其制造方法与流程

1.本发明涉及一种具有在铝氧化物与硅氧化物之间诱发的界面偶极的调制构造的非易失性存储元件及其制造方法。


背景技术：

2.作为组装在移动终端等信息设备的信息存储装置，使用nand(not and，与非)型闪速存储器的半导体存储装置的市场正在扩大。所述nand型闪速存储器是以高集成、大容量化及非易失性信息存储为特征的元件，目前，主要推进利用微细加工及三维构造技术的大容量化及高性能化的研究开发。
3.所述微细加工接近于由动作原理上的物理极限所决定的加工极限，另外，所述三维构造技术存在许多问题，处于今后仍无法期待持续推进所述nand型闪速存储器的大容量化及高性能化的状况。作为所述nand型闪速存储器的缺点，尤其可列举覆写耐性较低，进而读出、写入速度较慢。
4.为了克服这些缺点，本发明者提出了利用界面偶极的调制的第1非易失性存储元件(参照专利文献1)。根据该提案，无须对所述nand闪速存储器等中的mos(metal oxide semiconductor，金属氧化物半导体)构造及构成材料加以大幅度改变，便能够期待高于所述nand闪速存储器的性能的高性能存储器动作。
5.然而，在所述第1非易失性元件中，具有金属氧化层/半导体的界面构造，且接近所述半导体的表面配置承担所述界面偶极的调制动作的金属元素，所以在应用晶体管构造的情况下，担心随着绝缘层/半导体构造中的界面能阶密度的增加而导致电特性劣化。
6.因此，本发明者进而提出了将所述第1非易失性存储元件改良后的第2非易失性存储元件(参照专利文献2)。在所述第2非易失性存储元件中，代替所述第1非易失性存储元件中的所述金属氧化层/半导体构造中的所述界面偶极的调制动作，而在不同的2个绝缘层/绝缘层界面处配置o-m
1-o层(界面偶极调制层)，使在所述o-m
1-o层附近诱发的所述界面偶极的强度或极性产生变化，由此消除关于所述第1非易失性存储元件的所述界面能阶密度的问题。
7.具体来说，利用电子束蒸镀法沉积hfo2层(所述绝缘层)，继而，在该层上利用所述电子束蒸镀法沉积单分子层程度的所述o-m
1-o层，继而，利用所述电子束蒸镀法沉积sio2层(所述绝缘层)，继而，加热到450℃而降低所述hfo2层及所述sio2层中的缺陷，形成所述第2非易失性存储元件中的所述界面偶极的调制构造(参照专利文献2的实施例1、2)。此外，所述电子束蒸镀法是一方面获得精致的膜另一方面以小面积进行成膜的成膜方法。
8.然而，在之后的研究中，明确了在基于由所述hfo2层/所述o-m
1-o层/所述sio2层形成的所述界面偶极的调制构造的所述第2非易失性存储元件中存在以下2个问题。
9.第1，所述第2非易失性存储元件的存储信息的保存时间较短，存在性能方面的问题(参照非专利文献1)。
10.第2，在使用1次能够进行大面积成膜的ald(atomic layer deposition，原子层沉
积)法进行制造时，如果在利用所述ald法成膜后以400℃以上进行后热处理，那么存在因耐热性低而丧失存储器特性的问题(参照非专利文献2)。在使用所述ald法的制造过程中，要想获得目标膜而必需进行成膜后的高温热处理，所以耐热性低意味着难以利用实际使用的的制造方法实现量产化。
11.背景技术文献
12.专利文献
13.专利文献1：日本专利第6145756号公报
14.专利文献2：日本专利第6472149号公报
15.非专利文献
16.非专利文献1：n.miyata,sci.rep.8,8486(2018)
17.非专利文献2：s.asanuma,k.sumita,y.miyaguchi,k.horita,t.jimbo,k.saito,and n.miyata,aip adv.10,085114(2020)


技术实现要素：

18.[发明要解决的问题]
[0019]
本发明的课题在于解决以往的所述诸多问题，达成以下的目的。也就是说，本发明的课题在于提供一种具有优异的信息保存特性、高性能且实际应用上能够进行量产的非易失性存储元件及其制造方法。
[0020]
本发明者为了解决所述问题进行了锐意研究，获得以下知识见解。
[0021]
也就是说，本发明者反复试验的结果获得以下知识见解，代替由所述hfo2层/所述o-m
1-o层/所述sio2层形成的所述界面偶极的调制构造，而形成由al2o3层/所述o-m
1-o层/所述sio2层形成的所述界面偶极的调制构造，结果，即便在利用所述ald法成膜后进行高温加热处理，也不会丧失基于所述界面偶极的调制构造获得的存储器特性。另外，尝试验证基于由所述al2o3层/所述o-m
1-o层/所述sio2层形成的所述界面偶极的调制构造所获得的所述非易失性存储元件的信息保存特性，结果惊人地获得以下知识见解，与由所述hfo2层/所述o-m
1-o层/所述sio2层形成的所述界面偶极的调制构造相比，能够更长时间地保存存储信息。
[0022]
在所述专利文献2中，作为不同的2个所述绝缘层的其中一者的形成材料，可列举al2o3，但是关于将所述2个所述绝缘层的形成材料的组合设为所述al2o3层/所述sio2层，未作任何研究，另外，关于形成为所述al2o3层/所述sio2层时的信息保存特性及耐热性，未作任何研究。
[0023]
此次，所获得的知识见解对利用所述界面偶极的调制的所述非易失性存储元件的实用化带来巨大的贡献。
[0024]
[解决问题的技术手段]
[0025]
本发明是基于所述知识见解而完成的，用来解决所述问题的手段如下。也就是说，
[0026]
＜1＞一种非易失性存储元件，具有积层构造部，该积层构造部是将由不同组成形成的第1绝缘层与第2绝缘层交替地配置多个，且在所述第1绝缘层与所述第2绝缘层的各接合界面处配置由构成所述第1绝缘层及所述第2绝缘层的元素以外的金属元素m1与氧的化学键形成的0.5分子层～2.0分子层的o-m
1-o层，通过利用外部电刺激使在所述o-m
1-o层附
近诱发的界面偶极调制来存储信息，且所述非易失性存储元件的特征在于：所述第1绝缘层由铝氧化物形成，并且所述第2绝缘层由硅氧化物形成。
[0027]
＜2＞根据所述＜1＞记载的非易失性存储元件，其中第1绝缘层的厚度为2nm以下。
[0028]
＜3＞根据所述＜1＞至＜2＞中任一项记载的非易失性存储元件，其中第2绝缘层的厚度为2nm以下。
[0029]
＜4＞根据所述＜1＞至＜3＞中任一项记载的非易失性存储元件，其中金属元素m1为ti。
[0030]
＜5＞根据所述＜1＞至＜4＞中任一项记载的非易失性存储元件，其中将能够调制界面偶极的o-m
1-o层设为6层以上。
[0031]
＜6＞根据所述＜1＞至＜5＞中任一项记载的非易失性存储元件，其中配置了硅半导体衬底与积层在所述硅半导体衬底的表面上的硅氧化物基底层，且积层构造部的第1绝缘层积层在所述硅氧化物基底层上。
[0032]
＜7＞根据所述＜6＞记载的非易失性存储元件，其中以积层在硅氧化物基底层上的第1绝缘层侧的面为底面而将积层构造部的最表面设为第2绝缘层，在所述最表面上依次积层o-m
1-o层、铝氧化物基底层及金属电极。
[0033]
＜8＞根据所述＜7＞记载的非易失性存储元件，其中硅半导体衬底具有第1导电型的半导体区域、与以一部分从表面露出的状态相互分离配置的第2导电型的源极区域及漏极区域，利用赋予到金属电极的电信号来使在o-m
1-o层附近诱发的界面偶极的强度或极性变化。
[0034]
＜9＞一种非易失性存储元件的制造方法，其特征在于：是所述＜1＞至＜8＞中任一项记载的非易失性存储元件的制造方法，且包含：沉积工序，利用ald法来沉积形成由第1绝缘层、o-m
1-o层及第2绝缘层构成的积层构造部的各构成层；以及后热工序，在所述沉积工序后将所述积层构造部以250℃以上的温度加热。
[0035]
[发明的效果]
[0036]
根据本发明，能够解决以往技术中的所述诸多问题，能够提供具有优异的信息保存特性、高性能且能够在实际应用上进行量产的非易失性存储元件及其制造方法。
附图说明
[0037]
图1是本发明的非易失性存储元件的第1实施方式的截面构造图。
[0038]
图2是本发明的非易失性存储元件的第2实施方式的截面构造图。
[0039]
图3是表示实施例1的非易失性存储元件的电容-电压特性(c-v特性)的测定结果的图。
[0040]
图4是表示比较例1的非易失性存储元件的电容-电压特性(c-v特性)的测定结果的图。
[0041]
图5是表示实施例1的非易失性存储元件的信息保存特性的测定结果的图。
[0042]
图6是表示比较例4的非易失性存储元件的信息保存特性的测定结果的图。
[0043]
图7是表示实施例1～5的各非易失性存储元件的滞后特性-热处理温度特性的图。
[0044]
图8是表示比较例1～5的各非易失性存储元件的滞后特性-热处理温度特性的图。
[0045]
图9是表示滞后电压的al2o3/sio2厚度依赖性的图。
具体实施方式
[0046]
(第1实施方式)
[0047]
图1是本发明的非易失性存储元件的第1实施方式的截面构造图。
[0048]
如图1所示，第1实施方式的非易失性存储元件1包括硅半导体衬底2、硅氧化物基底层3(以下称为sio2基底层3)、作为第1绝缘层的铝氧化物层4(以下称为al2o3层4)、o-m
1-o层5、作为第2绝缘层的硅氧化物层6(以下称为sio2层6)、铝氧化物金属电极基底层7(以下称为al2o3金属电极基底层7)及金属电极8。
[0049]
由不同组成形成的al2o3层4及sio2层6交替地配置多个(各2个)，在这些层的接合界面处配置由构成al2o3层4及sio2层6的元素以外的金属元素m1与氧的化学键形成的o-m
1-o层5。
[0050]
本发明的所述非易失性存储元件的技术核心在于，用al2o3层4与sio2层6构成由不同组成形成的2个绝缘层。
[0051]
通过形成为此种构成，可获得长时间的信息保存特性，并且可获得优异的耐热性。优异的耐热性是赋予能够耐受在利用所述ald法沉积后以高温进行的后热处理的特性，能够呈示出使用ald法的所述非易失性存储元件在实际应用上的量产方法。
[0052]
由al2o3层4、o-m
1-o层5及sio2层6构成的积层构造部能够利用外部电刺激来调制在o-m
1-o层5附近诱发的界面偶极。
[0053]
所谓所述界面偶极，是指al2o3层4与sio2层6之间的电位差。
[0054]
介电常数较大的铝氧化物(al2o3)利用具有正电荷的al原子与具有负电荷的o原子产生较小的电位变动，另一方面，介电常数较小的硅氧化物(sio2)利用正电荷的si原子与负电荷的o原子产生较大的电位变动。其结果，在al2o3层4与sio2层6之间诱发所述界面偶极。
[0055]
另外，此时，通过将al2o3层4与sio2层6交替地配置，能够以共有中间的sio2的形式在al2o3/sio2与sio2/al2o3的2种对向的界面处形成2层的o-m
1-o层5，相比在al2o3/sio2界面处配置1层的o-m
1-o层5的构成来看，能够增大上下的al2o3间所产生的电位差。
[0056]
所述界面偶极能够利用外部电刺激，使所述接合界面附近的o原子及m1原子的位置变化而进行调制，在非易失性存储元件1中，通过控制外部电刺激，来进行利用所述界面偶极的调制现象的非易失性的信息存储动作。
[0057]
所述界面偶极的调制能够作为赋予外部电刺激时的电容-电压特性中的滞后电压观测，获得滞后电压越大则调制宽度越大的优异的信息存储特性。
[0058]
作为al2o3层4的厚度，从获得较大的滞后电压的观点来看，优选为2nm以下，特别优选为1nm以下。
[0059]
另外，作为sio2层6的厚度，同样从获得较大的滞后电压的观点来看，优选为2nm以下，特别优选为1nm以下。
[0060]
作为这些al2o3层4及sio2层6的厚度的下限，无特别限制，成为单分子层的厚度。
[0061]
o-m
1-o层5的厚度是1分子层～2分子层的厚度，乘以向形成面的被覆率(1.0以下)而作为0.5分子层～2.0分子层配置在所述接合界面。
[0062]
作为金属元素m1，例如，可列举选自镁、钛、锶、钇、镧、钽、镓、锑中的一种以上的元素，其中，优选为钛。
[0063]
另外，在图1所示的例中，o-m
1-o层5形成为4层，但是能够调制所述界面偶极的o-m
1-o层5的层数越多，越容易获得较大的滞后电压，所以优选为6层以上，更优选为8层以上，特别优选为12层以上。此外，作为该层数的上限，从要求性能或制造容易度的观点来看为20层左右。
[0064]
作为由al2o3层4、o-m
1-o层5及sio2层6构成的所述积层构造部的各构成层的形成方法，优选为包含如下工序的形成方法，即，利用所述ald法的沉积工序；及在所述沉积工序后以250℃以上的温度加热的后热工序，其作为用于获得良好的膜而进行的后热处理。作为所述沉积工序及所述后热工序，能够利用公知的ald装置、加热装置等来实施。
[0065]
所述ald法能够1次进行大面积的成膜，所以根据该形成方法，在实际应用上能够实现非易失性存储元件1的量产化。
[0066]
作为所述后热工序中的加热温度，只要最低为250℃，则并不特别限制，但是从获得更致密的构造的观点来看，优选为350℃以上，特别优选为450℃以上。此外，作为该加热温度的上限，为600℃左右。
[0067]
在非易失性存储元件1的例子中，配置了积层在硅半导体衬底2的表面上的sio2基底层3。该构造能够将公知的硅半导体衬底的表层热氧化而形成，获得界面能阶密度较低的绝缘层/半导体构造。
[0068]
另外，在非易失性存储元件1的例子中，以积层在sio2基底层3上的al2o3层4侧的面为底面而将所述积层构造部的最表面设为sio2层6，在所述最表面上依次积层o-m
1-o层5、al2o3金属电极基底层7及金属电极8。
[0069]
所述积层构造部的所述最表面中的sio2层6与al2o3金属电极基底层7的接合界面与sio2层6与al2o3层4的接合界面相同，具备o-m
1-o层5，由此能够在sio2/al2o3的接合界面中的o-m
1-o层5的附近诱发所述界面偶极，按照该意思，所述最表面中的sio2层6、o-m
1-o层5及al2o3金属电极基底层7的构造具有与所述积层构造部共通的作用。在能够调制所述界面偶极的o-m
1-o层5的层数这一表达中，也包含配置在该sio2层6与al2o3金属电极基底层7的接合界面处的o-m
1-o层5。
[0070]
但是，al2o3金属电极基底层7与al2o3层4不同，具有作为金属电极8的基底层的作用，厚度独立于al2o3层4而设定。
[0071]
作为al2o3金属电极基底层7的厚度，优选为1nm～5nm，如果所述厚度小于1nm，那么有在该层中不产生调制动作的情况，如果超过5nm，那么有需要较高的电压来获得调制动作的情况。
[0072]
此外，作为al2o3金属电极基底层7，能够由与al2o3层4相同的形成方法形成。
[0073]
另外，作为金属电极8，能够将铱、金、铝、氮化钛等公知的电极材料作为形成材料，利用电子束蒸镀法、真空蒸镀法、溅镀法等公知的形成方法来形成。
[0074]
另外，作为本发明的非易失性存储元件，也可以代替非易失性存储元件1的例子而构成为如下变化例，即，在sio2基底层3、与积层在该sio2基底层3上的al2o3层4之间具备o-m
1-o层5。该变化例的sio2基底层3与al2o3层4之间的o-m
1-o层5也能够调制所述界面偶极，其被计数到能够调制所述界面偶极的o-m
1-o层5的层数中，同时可获得较大的滞后电压，从该
方面来看有益。在该情况下，作为sio2基底层3与al2o3层4之间的o-m
1-o层5，能够利用与其它o-m
1-o层5相同的形成方法来形成。
[0075]
在这样构成的非易失性存储元件1中，当对金属电极8施加电压时，所述各接合界面附近的氧原子及m1原子因电场的作用而稍微移动，静电电位分布产生变化。即便氧原子及m1原子稍微移动，所述界面偶极(电位差)对氧原子及m1原子的位置(电荷分布)仍较为敏感，静电电位分布的变化较大。另外，当对金属电极8施加相反方向电压时，氧原子与m1原子向相反方向移动，恢复成原来的静电电位分布。
[0076]
也就是说，非易失性存储元件1能够利用对金属电极8的电压控制来控制所述界面偶极(电位差)的调制，进行非易失性的信息存储动作。
[0077]
此外，非易失性存储元件1具有mos(metal-oxide-semiconductor)电容器的构造，如果测定电容-电压特性(c-v特性)，那么在硅半导体衬底2为p型半导体的情况下确认到顺时针的滞后特性，在硅半导体衬底2为n型半导体的情况下确认到逆时针的滞后特性。该滞后特性具有与由金属电极-绝缘膜-半导体形成的普通mos电容器由载流子捕获表示的、p型半导体时为逆时针且n型半导体时为顺时针的滞后特性相反的关系。
[0078]
(第2实施方式)
[0079]
图2是本发明的非易失性存储元件的第2实施方式的截面构造图。
[0080]
如图2所示，第2实施方式的非易失性存储元件10是代替硅半导体衬底2而在硅半导体衬底11上配置第1实施方式的非易失性存储元件1中的sio2基底层3、al2o3层4、o-m
1-o层5、sio2层6、al2o3金属电极基底层7及金属电极8而构成。这些sio2基底层3、al2o3层4、o-m
1-o层5、sio2层6、al2o3金属电极基底层7及金属电极8能够与非易失性存储元件1相同地形成。
[0081]
硅半导体衬底11设为p型(第1导电型)并且在衬底中形成n型的半导体区域(第2导电型)，具有p型(第1导电型)的半导体区域、与以一部分从表面露出的状态相互分离配置的n型(第2导电型)的源极区域12及漏极区域13。此外，也可以与图示的例子不同，将硅半导体衬底11设为n型(第1导电型)，在该情况下，形成p型(第2导电型)的源极区域12及漏极区域13。
[0082]
作为硅半导体衬底11，p型、n型均能够使用公知者，另外，作为对硅半导体衬底11的源极区域12及漏极区域13的形成方法，例如可列举离子注入法等公知的形成方法。
[0083]
这样构成的非易失性存储元件10具有源极(s)、漏极(d)及栅极(g)的3端子型的场效应晶体管构造。
[0084]
非易失性存储元件10的动作原理除了利用基于所述界面偶极的调制的阈值变化以外，与利用基于被栅极积层构造俘获的电荷的阈值变化的闪速存储器大致相同。
[0085]
也就是说，将金属电极8作为栅极电极，利用赋予到所述栅极电极的电信号使在o-m
1-o层5附近诱发的所述界面偶极的强度或极性变化而对所述界面偶极赋予调制，由此写入信息，另外，在基于所赋予的所述界面偶极的调制对所述电场效应晶体管构造的阈值(例如，平带电压)赋予变化时利用源极区域12-漏极区域13间的电流值变化来读出信息。
[0086]
此时，在非易失性存储元件10中，由不同组成形成的2个绝缘层包括al2o3层4与sio2层6，所以发挥优异的信息保存特性。
[0087]
另外，非易失性存储元件10的构成元素为通常被用作硅器件的元素，不需要特殊
的工艺技术，所以能够利用既有的制造设备容易地制造。另外，能够通过使用可1次进行大面积的成膜的所述ald法的制造方法，在实际应用上进行量产。
[0088]
[实施例]
[0089]
(实施例1～5)
[0090]
依据图1所示的非易失性存储元件1的构造，以如下方式制造出实施例1的非易失性存储元件。但是，实施例1的非易失性存储元件将al2o3层4、o-m
1-o层5、sio2层6及o-m
1-o层5的重复单位构造a的形成重复6次，将能够调制所述界面偶极的o-m
1-o层5的层数设为12层。
[0091]
首先，准备表层为5nm的厚度且经热氧化的p型硅半导体衬底，将其设为硅半导体衬底2及sio2基底层3。
[0092]
接下来，通过使用单片式ald装置的ald法的形成方法，在sio2基底层3上，将包括厚度为1.5nm的al2o3层4、厚度为0.14nm的tio2层(o-m
1-o层5)、厚度为1.5nm的sio2层6、及同样厚度为0.14nm的tio2层(o-m
1-o层5)的重复单位构造a的形成重复6次而使o-m
1-o层5为12层，最后形成厚度为3.5nm的al2o3金属电极基底层7，以此形成了试样(沉积工序)。另外，将该试样放入到能够真空排气的卧式外热式加热炉，在o2/ar(21体积％)的混合气体环境中以350℃的加热温度进行30分钟的后热处理(后热工序)。
[0093]
接下来，通过使用模板掩模的蒸镀法，在al2o3金属电极基底层7上蒸镀厚度为50nm的铱(ir)层而形成金属电极8。此外，所述铱(ir)层的蒸镀是使用电子束蒸镀装置来进行。
[0094]
通过以上操作，制造出实施例1的非易失性存储元件。
[0095]
另外，除了将所述后热工序中的加热温度从350℃改变为250℃、300℃、400℃、450℃以外，与实施例1相同地制造出实施例2～5的各非易失性存储元件。
[0096]
以250℃的加热温度制造的元件为实施例2的非易失性存储元件，以300℃的加热温度制造的元件为实施例3的非易失性存储元件，以400℃的加热温度制造的元件为实施例4的非易失性存储元件，以450℃的加热温度制造的元件为实施例5的非易失性存储元件。
[0097]
(比较例1～5)
[0098]
利用所述ald法的形成方法，代替厚度为1.5nm的al2o3层4而形成厚度为2.0nm的hfo2层，代替厚度为1.5nm的sio2层6而形成厚度为2.0nm的sio2层，将重复单位构造a的形成重复3次而使o-m
1-o层5为6层，代替厚度为3.5nm的al2o3金属电极基底层7而形成厚度为4.0nm的hfo2层，将所述后热工序中的加热温度从350℃改变为450℃，代替厚度为50nm的铱(ir)层而利用电阻加热蒸镀装置形成厚度为50nm的金(au)层，以此制成金属电极8，除此以外，与实施例1相同地制造出比较例1的非易失性存储元件。
[0099]
另外，除了将所述后热工序中的加热温度从450℃改变为250℃、300℃、350℃、400℃以外，与比较例1相同地制造出比较例2～5的各非易失性存储元件。
[0100]
以250℃的加热温度制造的元件为比较例2的非易失性存储元件，以300℃的加热温度制造的元件为比较例3的非易失性存储元件，以350℃的加热温度制造的元件为比较例4的非易失性存储元件，以400℃的加热温度制造的元件为比较例5的非易失性存储元件。
[0101]
＜电容-电压特性(c-v特性)＞
[0102]
对实施例1及比较例1的各非易失性存储元件，使用keysight technologie公司制造的e4980a(lcr仪表)，按照以下方式进行电容-电压特性(c-v特性)的测定试验。
[0103]
首先，通过以下方法(双扫描)进行1mhz的高频c-v测定而获得电容-电压特性(c-v特性)的测定结果，即，对金属电极8赋予向从正电压到负电压的负方向扫描的栅极电压，接着再次赋予向从负电压到正电压的正方向扫描的栅极电压。
[0104]
此外，关于栅极电压的设定，在实施例1的非易失性存储元件中，将负电压及正电压分别设定为-11v与+11v，在比较例1的非易失性存储元件中，由于总氧化膜厚比实施例1的非易失性存储元件薄，所以将负电压及正电压分别较低地设定为-7v与+7v。
[0105]
根据这样的测定方法，能够评估由正负的栅极电压施加产生的电位变化的大小。
[0106]
将实施例1的非易失性存储元件的电容-电压特性(c-v特性)的测定结果示于图3中。
[0107]
如图3所示，在实施例1的非易失性存储元件中，确认到顺时针的滞后特性。该顺时针的滞后特性意味着因所述界面偶极调制而使得mos阈值电压(例如，平带电压)发生了变化。
[0108]
此外，在不依赖于所述界面偶极的调制的由金属-绝缘体-半导体形成的普通mos电容器的构造中，通过从p型半导体的电洞注入而成为逆时针的滞后特性。
[0109]
接下来，将比较例1的非易失性存储元件的电容-电压特性(c-v特性)的测定结果示于图4中。
[0110]
如图4所示，在比较例1的非易失性存储元件中，确认到逆时针的滞后特性，另外，确认到滞后电压也较小。根据该情况得出以下结论，即，在比较例1的非易失性存储元件中，未产生所述界面偶极调制。
[0111]
＜信息保存特性＞
[0112]
接下来，对实施例1及比较例4的各非易失性存储元件，使用与c-v特性的测定试验相同的装置，进行信息保存特性的测定试验。
[0113]
具体来说，在固定为正电压及负电压的任一者而施加栅极电压之后，在0v附近测定电容值的时间依赖性。但是，在施加负电压之后施加正电压时，在可见光照射下进行5khz的低频测定。要想在硅半导体衬底2产生少数载流子且形成反转状态后产生充分的电场，该电压施加条件为必需条件。
[0114]
此外，比较例4是关于与实施例1相同地以350℃的加热温度进行了后热处理的试样。
[0115]
将实施例1的非易失性存储元件的信息保存特性的测定结果示于图5中。
[0116]
如图5所示，在实施例1的非易失性存储元件中，即便超过10万秒，也具有充分的信息保存特性。
[0117]
接下来，将比较例4的非易失性存储元件的信息保存特性的测定结果示于图6中。
[0118]
如图6所示，在比较例4的非易失性存储元件中，如果超过10万秒，那么无法保存信息。
[0119]
根据以上内容得出结论为，与由hfo2/sio2形成不同的2个绝缘层相比，由al2o3/sio2形成不同的2个绝缘层能够更长时间地保存信息。
[0120]
＜耐热性＞
[0121]
接下来，根据实施例1～5及比较例1～5的各非易失性存储元件的滞后特性-热处理温度特性来评估耐热性。
[0122]
将实施例1～5的各非易失性存储元件的滞后特性-热处理温度特性示于图7中，将比较例1～5的各非易失性存储元件的滞后特性-热处理温度特性示于图8中。
[0123]
此外，各图中的纵轴、滞后电压(v)为根据所述c-v特性的测定试验估计的平带电压的变化量，正值是指具有基于所述界面偶极调制的顺时针的滞后特性，负值是指具有不依赖所述界面偶极调制的逆时针的滞后特性。
[0124]
如图7所示，在上文进行验证的实施例1的非易失性存储元件(350℃的后热处理)以外的实施例2～5的各非易失性存储元件(250℃、300℃、400℃、450℃的后热处理)中，滞后电压(v)为正值，具有基于所述界面偶极调制的顺时针的滞后特性。尤其，实施例5的非易失性存储元件(450℃的后热处理)具有较大的滞后电压，能够实现高性能的存储器动作。
[0125]
另一方面，如图8所示，在上文进行验证的比较例1的非易失性存储元件(450℃的后热处理)以外的比较例5的非易失性存储元件中，同样得出如下结论，即，滞后电压(v)为负值，未产生所述界面偶极调制。
[0126]
在非专利文献2中也指出了在所述后热工序中，如果以400℃以上的温度进行ald成膜后的加热，那么基于所述界面偶极调制的存储器特性消失，在此次的验证中也获得了相同的结果。
[0127]
根据以上内容得出结论为，与由hfo2/sio2形成不同的2个绝缘层相比，由al2o3/sio2形成不同的2个绝缘层时耐热性更优异。
[0128]
(实施例6～9)
[0129]
接下来，对al2o3层4及sio2层6的合适的厚度进行验证。
[0130]
将al2o3层4的厚度从1.5nm改变为0.5nm，将sio2层6的厚度从1.5nm改变为0.5nm，将重复单位构造a的形成重复4次而使o-m
1-o层5为8层，将所述后热工序中的加热温度从350℃改变为400℃，代替厚度为50nm的铱(ir)层而利用电阻加热蒸镀装置形成厚度为50nm的铝(al)层，以此制成金属电极8，除此以外，与实施例1相同地制造出实施例6的非易失性存储元件。
[0131]
另外，除了将al2o3层4及sio2层6的厚度分别改变为1.0nm、2.0nm、3.0nm以外，与实施例6相同地制造出实施例7～9的各非易失性存储元件。
[0132]
以1.0nm的厚度制造的元件为实施例7的非易失性存储元件，以2.0nm的厚度制造的元件为实施例8的非易失性存储元件，以3.0nm的厚度制造的元件为实施例9的非易失性存储元件。
[0133]
将纵轴取针对滞后特性-热处理温度特性进行说明的滞后电压、横轴取al2o3层4及sio2层6的厚度而获得的滞后电压的al2o3/sio2厚度依赖性示于图9中。
[0134]
如图9所示，实施例6～9的各非易失性存储元件均为滞后电压为正值且具有基于所述界面偶极调制的顺时针的滞后特性的元件，但是确认到随着al2o3层4及sio2层6的厚度变厚而滞后电压减少的倾向，如果厚度为3.0nm，那么滞后电压成为大致0.1v左右。
[0135]
因此，得到结论为，从基于较大的滞后电压来获得高性能的存储器动作的观点来看，al2o3层4及sio2层6的合适的厚度为2.0nm以下。
[0136]
符号的说明
[0137]
1,10:非易失性存储元件
[0138]
2,11:硅半导体衬底
[0139]
3:sio2基底层
[0140]
4:al2o3层(第1绝缘层)
[0141]
5:o-m
1-o层
[0142]
6:sio2层(第2绝缘层)
[0143]
7:al2o3基底层
[0144]
8:金属电极
[0145]
12:源极区域
[0146]
13:漏极区域。

技术特征：
1.一种非易失性存储元件，具有积层构造部，该积层构造部是将由不同组成形成的第1绝缘层与第2绝缘层交替地配置多个，且在所述第1绝缘层与所述第2绝缘层的各接合界面处配置由构成所述第1绝缘层及所述第2绝缘层的元素以外的金属元素m1与氧的化学键形成的0.5分子层～2.0分子层的o-m
1-o层；通过利用外部电刺激使在所述o-m
1-o层附近诱发的界面偶极调制来存储信息，且所述非易失性存储元件的特征在于：所述第1绝缘层由铝氧化物形成，并且所述第2绝缘层由硅氧化物形成。2.根据权利要求1所述的非易失性存储元件，其中第1绝缘层的厚度为2nm以下。3.根据权利要求1至2中任一项所述的非易失性存储元件，其中第2绝缘层的厚度为2nm以下。4.根据权利要求1至3中任一项所述的非易失性存储元件，其中金属元素m1为ti。5.根据权利要求1至4中任一项所述的非易失性存储元件，其中将能够调制界面偶极的o-m
1-o层设为6层以上。6.根据权利要求1至5中任一项所述的非易失性存储元件，其中配置了硅半导体衬底与积层在所述硅半导体衬底的表面上的硅氧化物基底层，且积层构造部的第1绝缘层积层在所述硅氧化物基底层上。7.根据权利要求6所述的非易失性存储元件，其中以积层在硅氧化物基底层上的第1绝缘层侧的面为底面而将积层构造部的最表面设为第2绝缘层，在所述最表面上依次积层o-m
1-o层、铝氧化物金属电极基底层及金属电极。8.根据权利要求7所述的非易失性存储元件，其中硅半导体衬底具有第1导电型的半导体区域、与以一部分从表面露出的状态相互分离配置的第2导电型的源极区域及漏极区域，利用赋予到金属电极的电信号来使在o-m
1-o层附近诱发的界面偶极的强度或极性变化。9.一种非易失性存储元件的制造方法，其特征在于：是权利要求1至8中任一项所述的非易失性存储元件的制造方法，且包含：沉积工序，利用ald法来沉积形成由第1绝缘层、o-m
1-o层及第2绝缘层构成的积层构造部的各构成层；以及后热工序，在所述沉积工序后将所述积层构造部以250℃以上的温度加热。

技术总结
本发明的课题在于提供一种具有优异的信息保存特性、高性能且能够在实际应用上实现量产的非易失性存储元件及其制造方法。非易失性存储元件(1)的特征在于：具有积层构造部，该积层构造部是将Al2O3层(4)与SiO2层(6)作为由不同组成形成的2个绝缘层交替地配置多个，且在所述绝缘层的各接合界面处配置由构成所述绝缘层的元素以外的金属元素M1与氧的化学键形成的0.5分子层～2.0分子层的O-M


技术研发人员：宫田典幸 浅沼周太郎 住田杏子 宫口有典 斋藤一也 神保武人 堀田和正 増田健
受保护的技术使用者：株式会社爱发科
技术研发日：2021.10.15
技术公布日：2023/8/13