具有背侧支撑柱结构的三维存储器装置及其形成方法与流程

具有背侧支撑柱结构的三维存储器装置及其形成方法
1.相关申请
2.本技术要求2021年1月12日提交的第17/146,866号美国非临时申请的优先权，所述美国非临时申请的全部内容以引用的方式并入本文中。
技术领域
3.本公开大体上涉及半导体装置领域，且具体地说，涉及一种包含背侧支撑柱结构的三维存储器装置及其形成方法。


背景技术：

4.在iedm proc.(2001年)的第33页-第36页的t.endoh等人的标题为“具有堆叠环绕栅晶体管(s-sgt)结构单元的新型超高密度存储器(novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell)”的文章中公开了一种包含每个单元具有一位的三维竖直nand串的三维存储器装置。


技术实现要素：

5.根据本公开的实施例，提供一种三维存储器装置，其包括：绝缘层和导电层的交替堆叠，其位于衬底上方，其中所述交替堆叠通过沿着第一水平方向横向延伸的背侧隔离组件彼此横向间隔开；以及存储器堆叠结构，其竖直延伸穿过所述交替堆叠中的相应一个，并且其中所述存储器堆叠结构中的每一个包括相应竖直半导体通道和相应竖直存储器元件堆叠，其中：所述背侧隔离组件中的每一个包括背侧电介质隔离壁和背侧支撑柱结构的横向交替序列；所述背侧电介质隔离壁具有相应一对纵向侧壁，所述纵向侧壁平行于所述第一水平方向且沿着垂直于所述第一水平方向的第二水平方向横向间隔开；并且所述背侧支撑柱结构接触所述交替堆叠中的相应一个的凹陷的侧壁，在水平横截面图中，所述凹陷的侧壁相对于包含所述背侧电介质隔离壁与所述交替堆叠中的所述相应一个之间的界面的笔直竖直平面沿着所述第二水平方向横向凹进。
6.根据本公开的另一方面，提供一种形成半导体结构的方法，其包括在衬底上方形成连续绝缘层和连续牺牲材料层的至少一个竖直交替序列穿过所述至少一个竖直交替序列形成多行背侧支撑柱结构；穿过所述至少一个竖直交替序列形成存储器堆叠结构，并且其中所述存储器堆叠结构中的每一个包括相应竖直半导体通道和相应竖直存储器元件堆叠；穿过所述至少一个竖直交替序列形成离散背侧沟槽的二维阵列，其中所述背侧沟槽的子集和所述背侧支撑柱结构的子集的邻接组合将所述至少一个竖直交替序列划分为绝缘层和牺牲材料层的交替堆叠，其中所述绝缘层中的每一个包括所述连续绝缘层中的相应一个的图案化部分，且所述牺牲材料层中的每一个包括所述连续牺牲材料层中的相应一个的图案化部分；以及通过提供将所述牺牲材料层蚀刻到所述背侧沟槽中的蚀刻剂，以及通过提供将所述导电层沉积到所述背侧沟槽中的反应物，将所述牺牲材料层替换为导电层，而所述背侧支撑柱结构为所述绝缘层提供结构支撑。
附图说明
7.图1是根据本公开的实施例的包含多个三维存储器阵列区的示例性半导体裸片的平面图。
8.图2是根据本公开的实施例在形成任选的半导体装置、任选的下部层级电介质层、任选的下部金属互连结构、半导体材料层以及第一连续绝缘层和第一连续牺牲材料层的第一竖直交替序列之后的示例性结构的竖直横截面图。
9.图3是根据本公开的实施例在阵列间区中形成第一阶梯式表面之后的示例性结构的竖直横截面图。
10.图4是根据本公开的实施例在形成第一层逆向阶梯式电介质材料部分之后的示例性结构的竖直横截面图。
11.图5a是根据本公开的实施例在形成第一层开口之后的示例性结构的竖直横截面图。
12.图5b是图5a的示例性结构的俯视图。竖直平面a-a'是图5a的竖直横截面图的平面。
13.图5c是沿着图5b的竖直平面c-c'的示例性结构的竖直横截面图。
14.图5d是沿着图5b的竖直平面d-d'的示例性结构的竖直横截面图。
15.图6a是根据本公开的实施例在形成牺牲第一层存储器开口填充部分之后的示例性结构的竖直横截面图。
16.图6b是图6a的示例性结构的俯视图。竖直平面a-a'是图6a的竖直横截面图的平面。
17.图6c是沿着图6b的竖直平面c-c'的示例性结构的竖直横截面图。
18.图6d是沿着图6b的竖直平面d-d'的示例性结构的竖直横截面图。
19.图7a是根据本公开的实施例在形成第一层支撑柱部分和第一层背侧支撑柱部分之后的示例性结构的竖直横截面图。
20.图7b是图7a的示例性结构的俯视图。竖直平面a-a'是图7a的竖直横截面图的平面。
21.图7c是沿着图7b的竖直平面c-c'的示例性结构的竖直横截面图。
22.图7d是沿着图7b的竖直平面d-d'的示例性结构的竖直横截面图。
23.图8和9是根据本公开的实施例分别在形成第二层逆向阶梯式电介质材料部分之前和之后的示例性结构的竖直横截面图。
24.图10a是根据本公开的实施例在形成第二层开口之后的示例性结构的竖直横截面图。
25.图10b是图10a的示例性结构的俯视图。竖直平面a-a'是图10a的竖直横截面图的平面。
26.图10c是沿着图10b的竖直平面c-c'的示例性结构的竖直横截面图。
27.图10d是沿着图10b的竖直平面d-d'的示例性结构的竖直横截面图。
28.图11a是根据本公开的实施例在形成牺牲第二层存储器开口填充部分、第二层支撑柱部分和第二层背侧支撑柱部分之后的示例性结构的竖直横截面图。
29.图11b是图11a的示例性结构的俯视图。竖直平面a-a'是图11a的竖直横截面图的
平面。
30.图11c是沿着图11b的竖直平面c-c'的示例性结构的竖直横截面图。
31.图11d是沿着图11b的竖直平面d-d'的示例性结构的竖直横截面图。
32.图12是根据本公开的实施例在形成层间存储器开口之后的示例性结构的竖直横截面图。
33.图13a-13d示出根据本公开的实施例在形成存储器开口填充结构期间的存储器开口的循序竖直横截面图。
34.图14a是根据本公开的实施例在形成触点层级电介质层、背侧沟槽和深沟沟槽(moat trench)之后的示例性结构的竖直横截面图。
35.图14b是图14a的示例性结构的俯视图。竖直平面a-a'是图14a的竖直横截面图的平面。
36.图14c是沿着图14b的竖直平面c-c'的示例性结构的竖直横截面图。
37.图14d是沿着图14b的竖直平面d-d'的示例性结构的竖直横截面图。
38.图14e是沿着图14b的竖直平面e-e'的示例性结构的竖直横截面图。
39.图15a是根据本公开的实施例在形成背侧凹部之后的示例性结构的竖直横截面图。
40.图15b是图15a的示例性结构的俯视图。竖直平面a-a'是图15a的竖直横截面图的平面。
41.图15c是沿着图15b的竖直平面c-c'的示例性结构的竖直横截面图。
42.图15d是沿着图15b的竖直平面d-d'的示例性结构的竖直横截面图。
43.图15e是沿着图15b的竖直平面e-e'的示例性结构的竖直横截面图。
44.图16a是根据本公开的实施例在形成导电层之后的示例性结构的竖直横截面图。
45.图16b是图16a的示例性结构的俯视图。竖直平面a-a'是图16a的竖直横截面图的平面。
46.图16c是沿着图16b的竖直平面c-c'的示例性结构的竖直横截面图。
47.图16d是沿着图16b的竖直平面d-d'的示例性结构的竖直横截面图。
48.图16e是沿着图16b的竖直平面e-e'的示例性结构的竖直横截面图。
49.图17a-17f是根据本公开的一方面在第二绝缘层的高度处的图16a-16e的示例性结构的各种配置的水平横截面图。
50.图18a是根据本公开的实施例在形成背侧电介质隔离壁之后的示例性结构的竖直横截面图。
51.图18b是图18a的示例性结构的俯视图。竖直平面a-a'是图18a的竖直横截面图的平面。
52.图18c是沿着图18b的竖直平面c-c'的示例性结构的竖直横截面图。
53.图18d是沿着图18b的竖直平面d-d'的示例性结构的竖直横截面图。
54.图18e是沿着图18b的竖直平面e-e'的示例性结构的竖直横截面图。
55.图19a-19f是根据本公开的一方面在第二绝缘层的高度处的图18a-18e的示例性结构的各种配置的水平横截面图。
56.图20a是根据本公开的实施例在形成各种触点通孔结构之后的示例性结构的竖直
横截面图。
57.图20b是图20a的示例性结构的俯视图。竖直平面a-a'是图20a的竖直横截面图的平面。
58.图20c是沿着图20b的竖直平面c-c'的示例性结构的竖直横截面图。
59.图20d是沿着图20b的竖直平面d-d'的示例性结构的竖直横截面图。
60.图20e是沿着图20b的竖直平面e-e'的示例性结构的竖直横截面图。
具体实施方式
61.如上文所论述，本公开的实施例涉及一种包含背侧支撑柱结构的三维存储器装置及其形成方法，现在详细描述所述三维存储器装置及其形成方法的各个方面。背侧支撑柱结构防止绝缘层的堆叠(例如，“指状物”)在用穿过背侧沟槽的字线和选择栅电极替换牺牲材料层期间翻倒到或倾斜到背侧沟槽中。背侧支撑柱结构可与位于台阶区中的支撑柱结构一起形成，而不使用额外光刻、沉积或蚀刻步骤。
62.图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个个例的情况下，可重复元件的多个个例。例如“第一”、“第二”以及“第三”等序数仅用以识别类似元件，且可在本公开的说明书和权利要求书中采用不同序数。术语“至少一个”元件是指包含单个元件的可能性和多个元件的可能性的所有可能性。
63.相同附图标号是指相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成和相同功能。除非另外指示，否则元件之间的“接触”是指元件之间的直接接触，它提供由所述元件共享的边缘或表面。如果两个或更多个元件不彼此直接接触或彼此不直接接触，则所述两个元件“彼此不接合”或“彼此间不接合”。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。如本文中所使用，如果第一元件与第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文中所使用，“原型(prototype)”结构或“工序内”结构是指随后其中至少一个部件的形状或组成被修改的暂时结构。
64.如本文中所使用，“层”是指包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可以具有小于下伏或上覆结构的范围的范围。此外，层可以是厚度小于第一连续结构的厚度的均质或非均质连续结构的区。例如，层可位于在第一连续结构的顶部表面与底部表面之间或在第一连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可包含其中的一个或多个层，或可具有其上、其上方和/或其下方的一个或多个层。
65.如本文中所使用，如果第二表面上覆于或下伏于第一表面且存在包含第一表面和第二表面的竖直平面或基本上竖直平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直平面是沿着偏离竖直方向达小于5度的角度的方向笔直延伸的平面。竖直平面或基本上竖直平面沿着竖直方向或基本上竖直方向是笔直的，且可包含或可不包含沿着垂直于竖直方向或基本上竖直方向的方向的曲率。
66.如本文中所使用，“存储器层级”或“存储器阵列层级”是指对应于包含存储器元件
阵列的最顶部表面的第一水平平面(即，平行于衬底的顶部表面的平面)和包含存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文中所使用，“贯穿堆叠”元件是指竖直延伸穿过存储器层级的元件。
67.如本文中所使用，“半导性材料”是指具有1.0
×
10-5
s/m到1.0
×
105s/m的范围内的电导率的材料。如本文中所使用，“半导体材料”是指在其中不存在电掺杂剂的情况下，具有1.0
×
10-5
s/cm到1.0s/cm的范围内的电导率的材料，且其能够在与电掺杂剂的合适掺杂时产生具有1.0s/cm到1.0
×
107s/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有大于1.0
×
105s/m的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”是指具有小于1.0
×
10-5
s/m的电导率的材料。如本文中所使用，“重掺杂半导体材料”是指如形成为结晶材料或在通过退火过程(例如，从初始非晶态)转换成结晶材料的情况下，以足够高原子浓度掺杂有电掺杂剂以变为导电材料，即，以提供大于1.0
×
105s/m的电导率的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包含提供1.0
×
10-5
s/m到1.0
×
107s/m的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可以是半导电的或导电的，且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而是半导电的或导电的。如本文中所使用，“金属材料”是指其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
68.单片三维存储器阵列是其中在例如半导体晶片的单个衬底上方形成多个存储器层级而没有中间衬底的存储器阵列。术语“单片”意指阵列的每一层级的层直接沉积在阵列的每一下伏层级的层上。相比之下，二维阵列可以单独形成，且接着封装在一起以形成非单片存储器装置。举例来说，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构造，如标题为“三维结构存储器(three-dimensional structure memory)”的第5,915,167号美国专利中所描述。衬底可在接合之前薄化或从存储器层级去除，但由于存储器层级起初形成于单独衬底上方，因此此类存储器不是真正的单片三维存储器阵列。衬底可包含在其上制造的集成电路，例如用于存储器装置的驱动器电路。
69.本公开的各种三维存储器装置包含单片三维nand串存储器装置，且可使用本文中所描述的各种实施例来制造。单片三维nand串位于定位在衬底上方的单片三维nand串阵列中。三维nand串阵列的第一装置层级中的至少一个存储器单元位于三维nand串阵列的第二装置层级中的另一存储器单元上方。
70.一般来说，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体装置。半导体封装可包含半导体芯片(或“芯片”)或例如通过倒装芯片接合或另一种芯片到芯片接合而接合在一起的多个半导体芯片。封装或芯片可包含单个半导体裸片(或“裸片”)或多个半导体裸片。裸片是可独立地执行外部命令或报告状态的最小单位。通常，具有多个裸片的封装或芯片能够同时执行与其中的裸片总数目一样多的外部命令。每一裸片包含一个或多个平面。相同的并发操作可在同一裸片内的每一平面中执行，但可能存在一些限制。在裸片是存储器裸片(即，包含存储器元件的裸片)的情况下，并发读取操
作、并发写入操作或并发擦除操作可在同一存储器裸片内的每一平面中执行。在存储器裸片中，每一平面包含若干存储器块(或“块”)，存储器块是可在单个擦除操作中擦除的最小单位。每一存储器块包含若干页，页是可被选择用于编程的最小单位。页也是可被选择以进行读取操作的最小单位。
71.参考图1，示出了包含多个三维存储器阵列区和多个阵列间区的示例性半导体裸片1000。示例性半导体裸片1000可包含多个平面，每一平面包含由相应的阵列间区200横向间隔开的两个存储器阵列区100，例如第一存储器阵列区100a和第二存储器阵列区100b。一般来说，半导体裸片1000可包含单个平面或多个平面。半导体裸片1000中的平面的总数可基于对半导体裸片1000的性能要求而选择。平面中的一对存储器阵列区100可沿着第一水平方向hd1(其可以是字线方向)横向间隔开。第二水平方向hd2(其可以是位线方向)可垂直于第一水平方向hd1。
72.参考图2，以竖直截面视图示出用于形成示例性半导体裸片1000的示例性结构。半导体装置720可形成于衬底半导体层9上，所述衬底半导体层至少设置在衬底8的上部部分内。嵌入下部层级金属互连结构780的下部层级电介质层760(由虚线区域示意性地表示)可形成于衬底半导体层9上方。半导体材料层110以及第一连续绝缘层132l和第一连续牺牲材料层142l的第一竖直交替序列可形成于下部层级电介质层上方。
73.衬底半导体层9可包括衬底8(例如，硅晶片)的顶部部分(例如，掺杂阱)，或位于衬底(例如，绝缘体上硅衬底或半导体衬底)上方的半导体层。半导体装置720可包含形成于衬底8的顶部表面上方的场效应晶体管。下部层级电介质层760可以是嵌入有下部层级金属互连结构780的互连层级电介质材料层。
74.如本文中所使用，竖直交替序列是指第一元件的多个个例和第二元件的多个个例的序列，所述序列被布置成使得第二元件的个例位于第一元件的每对竖直相邻个例之间，并且第一元件的个例位于第二元件的每对竖直相邻个例之间。
75.第一连续绝缘层132l可由第一材料构成，并且第一连续牺牲材料层142l可由不同于第一材料的第二材料构成。第一连续绝缘层132l中的每一个为在衬底8的整个区域上方连续延伸的绝缘层，且可在整个区域中具有均匀厚度。第一牺牲材料层142l中的每一个为包含电介质材料且在衬底8的整个区域上方连续延伸的牺牲材料层，且可在整个区域中具有均匀厚度。可用于第一连续绝缘层132l的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂式电介质材料、通常被称为高介电常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、二氧化铪等)和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，第一连续绝缘层132l的第一材料可以是氧化硅。
76.第一连续牺牲材料层142l的第二材料是电介质材料，其是可相对于第一连续绝缘层132l的第一材料选择性地去除的牺牲材料。如本文中所使用，如果去除过程以第二材料的去除速率的至少两倍的速率去除第一材料，则第一材料的去除相对于第二材料“具有选择性”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为第一材料的去除过程相对于第二材料的“选择性”。
77.第一连续牺牲材料层142l的第二材料可随后替换为导电电极，所述导电电极可例如充当竖直nand装置的控制栅电极。在一个实施例中，第一连续牺牲材料层142l可以是包
括氮化硅的材料层。
78.参考图3，可同时在阵列间区200内形成第一阶梯式表面。例如金属或电介质掩模材料层的硬掩模层(未图示)可形成于第一竖直交替序列上方，且可被图案化以形成多个矩形开口。硬掩模层内的开口区域对应于随后将形成第一阶梯式表面的区域。穿过硬掩模层的每一开口可以是矩形的，并且可以具有平行于第一水平方向hd1的一对侧面和平行于第二水平方向hd2的一对侧面。穿过硬掩模层的矩形开口可沿着第二水平方向hd2布置，且可沿着第一水平方向hd1交替地交错。因此，在沿着第二水平方向hd2循序对矩形开口编号后，穿过硬掩模层的每一奇数编号的矩形开口可形成为沿着第二水平方向hd2布置成沿着第一水平方向hd1对准(即，沿着第一水平方向具有相同横向范围)的第一一维阵列，且穿过硬掩模层的每一偶数编号的矩形开口可形成为沿着第二水平方向hd2布置成沿着第一水平方向hd1对准的第二一维阵列。
79.可修整掩模层(未图示)可施加在第一竖直交替序列上方。可修整掩模层可包含可通过定时灰化过程可控地修整的可修整光致抗蚀剂层。可修整掩模层可以用初始图案图案化，使得硬掩模层中的每一矩形开口的最接近存储器阵列区100的区段未被可修整掩模层掩蔽，而每一矩形开口的其余部分由可修整掩模层覆盖。举例来说，可修整掩模层可具有矩形形状，其具有平行于第二水平方向hd2的笔直边缘，使得笔直边缘位于相应第一阶梯式表面的最接近存储器阵列区100中的一个存储器阵列区的竖直阶梯s上方。
80.通过反复地执行一组层图案化处理步骤，可以在硬掩模层中的矩形开口内形成第一阶梯式表面，所述一组层图案化处理步骤的执行次数是第一竖直交替序列内的第一连续牺牲材料层142l的总数减1。所述一组层图案化处理步骤包括：各向异性蚀刻过程，其蚀刻一对第一连续绝缘层132l和第一连续牺牲材料层142l的未掩蔽部分；以及掩模修整过程，在所述掩模修整过程中，各向同性地修整可修整掩模层以提供远离最近侧存储器阵列区100移位的已移位侧壁。可在最后掩模修整过程之后执行最终各向异性蚀刻过程，且可例如通过灰化去除可修整掩模层。硬掩模层可相对于第一竖直交替序列(132l、142l)的材料选择性地去除，例如，通过各向同性蚀刻过程(例如，湿式蚀刻过程)去除。
81.第一阶梯式腔163可形成于硬掩模层中的矩形开口的每一区域内。每一第一阶梯式腔163可包含高陡区(cliff region)，其中第一竖直交替序列的锥形侧壁从第一竖直交替序列(132l、142l)的最底部层竖直延伸到第一竖直交替序列(132l、142l)的最顶部层。每一第一阶梯式腔163具有相应的第一阶梯式表面作为阶梯式底部表面。每一第一阶梯式腔163具有沿着第一水平方向hd1横向延伸的一对阶梯式侧壁。第一阶梯式腔的每一阶梯式侧壁在底部边缘处邻接第一阶梯式表面，且延伸到第一竖直交替序列(132l、142l)的最顶部层的顶部表面。
82.第一台阶区的阵列可沿着第二水平方向hd2布置，且沿着第一水平方向hd1具有交替横向偏移以提供用于第一台阶区的交错配置。换句话说，在沿着第二水平方向hd2用从1开始的正整数循序地数值标记第一台阶区后，每一奇数编号的第一台阶区可比靠近第二存储器阵列区100b更靠近第一存储器阵列区100a，并且每一偶数编号的第一台阶区可比靠近第一存储器阵列区100a更靠近第二存储器阵列区100b。
83.参考图4，第一电介质填充材料(例如，未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃)可沉积在每一第一阶梯式腔163中。第一电介质填充材料可被平坦化以从包含第一
竖直交替序列(132l、142l)的最顶部表面的水平平面上方去除第一电介质填充材料的多余部分。填充相应第一阶梯式腔的第一电介质填充材料的每一剩余部分构成第一层逆向阶梯式电介质材料部分165。
84.参考图5a-5d，各个第一层开口可形成为穿过第一竖直交替序列(132l、142l)并进入半导体材料层110。光致抗蚀剂层(未图示)可施加在第一竖直交替序列(132l、142l)上方，且可被光刻图案化以形成穿过其的各个开口。光致抗蚀剂层中的开口图案可通过第一各向异性蚀刻过程穿过第一竖直交替序列(132l、142l)转移到半导体材料层110中，以并行地(即，在第一各向同性蚀刻过程期间)形成各个第一层开口。
85.各个第一层开口可包含形成于存储器阵列区100中的第一层存储器开口149、形成于阵列间区200中的第一层支撑开口129，以及按沿着第一水平方向hd1布置的行形成的第一层背侧支撑开口139。第一层存储器开口149的每一集群可形成为第一层存储器开口149的二维阵列。第一层支撑开口129是形成于阵列间区200中的开口，且随后用于形成支撑柱结构。第一层支撑开口129的子集可形成为穿过第一阶梯式表面的相应水平表面。每一行第一层背侧支撑开口139内的第一层背侧支撑开口139可沿着第一水平方向hd1布置在第一层存储器开口149的相邻集群之间。在一个实施例中，每一行第一层背侧支撑开口139可从第一存储器阵列区100a的远端横向延伸，穿过阵列间区200，并到达第二存储器阵列区100b的远端。任选地，蚀刻终止层可位于半导体材料层110上方以防止过度蚀刻第一层背侧支撑开口139太远以至于蚀刻到半导体材料层110中。
86.在一个实施例中，第一层存储器开口149和第一层支撑开口129可具有相应的圆形或椭圆形水平横截面形状，并且第一层背侧支撑开口139可具有相应的矩形或圆角矩形水平横截面形状。每一第一层背侧支撑开口139的第一对侧壁可平行于第一水平方向hd1，并且每一第一层背侧支撑开口139的第二对侧壁可平行于第二水平方向hd2。在一个实施例中，第一层背侧支撑开口139中的每一个可具有沿着第二水平方向hd2的宽度，所述宽度可在50nm到500nm的范围内，例如100nm到250nm的范围内，但也可采用更小和更大的宽度。在一个实施例中，第一层背侧支撑开口139中的每一个可具有大于第一层存储器开口149和第一层支撑开口129的宽度(例如，直径)的宽度。
87.在一个实施例中，每一第一层背侧支撑开口139可具有相应凸出竖直横截面轮廓，其中每一第一层背侧支撑开口139的顶部宽度和底部宽度小于相应第一层背侧支撑开口139的在相应第一层背侧支撑开口139的顶部部分与底部部分之间测量的中间宽度。在一个实施例中，如从相应第一层背侧支撑开口139的底部表面所测量，每一第一层背侧支撑开口139具有最大宽度的高度可在相应第一层背侧支撑开口139的高度的70％到98％的范围内。
88.参考图6a-6d，在第一层开口(149、129、139)中的每一个中并行地沉积牺牲第一层填充材料。牺牲第一层填充材料包含可随后相对于第一连续绝缘层132l和第一连续牺牲材料层142l的材料选择性地去除的材料。在一个实施例中，牺牲第一层填充材料可包含半导体材料，例如硅(例如，a-si或多晶硅)、硅锗合金、锗、ii-v化合物半导体材料或其组合。任选地，薄蚀刻终止衬里(例如具有在1nm到3nm的范围内的厚度的氧化硅层或氮化硅层)可在沉积牺牲第一层填充材料之前使用。牺牲第一层填充材料可通过非保形沉积或保形沉积方法形成。
89.在另一实施例中，牺牲第一层填充材料可包含与第一连续绝缘层132l的材料相比
具有更高蚀刻速率的氧化硅材料。举例来说，牺牲第一层填充材料可包含硼硅酸盐玻璃或者多孔或非多孔有机硅酸盐玻璃(即，在化学气相沉积过程中通过正硅酸四乙酯玻璃的分解形成且随后在退火过程中致密化的氧化硅材料)，其具有在100:1稀氢氟酸中比致密化teos氧化物的蚀刻速率高至少100倍的蚀刻速率。在此情况下，薄蚀刻终止衬里(例如，具有在1nm到3nm的范围内的厚度的氮化硅层)可在沉积牺牲第一层填充材料之前使用。牺牲第一层填充材料可通过非保形沉积或保形沉积方法形成。
90.在又一实施例中，牺牲第一层填充材料可包含可随后通过灰化去除的含碳材料(例如，非晶碳或类金刚石碳)，或可随后相对于第一竖直交替序列(132l、142l)的材料选择性地去除的硅基聚合物。
91.可从第一竖直交替序列(132l、142l)的最顶部层上方，例如从最顶部第一连续绝缘层132l上方，去除所沉积牺牲材料的部分。举例来说，可使用平坦化过程使牺牲第一层填充材料凹进到最顶部第一连续绝缘层132l的顶部表面。平坦化过程可包含凹部蚀刻过程、化学机械平坦化(cmp)，或其组合。最顶部第一连续绝缘层132l的顶部表面可用作蚀刻终止层或平坦化终止层。
92.光致抗蚀剂层可施加在示例性结构上方，且可被光刻图案化以覆盖第一层存储器开口149的区域而不覆盖第一层支撑开口129和第一层背侧支撑开口139的区域。蚀刻过程，其相对于第一竖直交替序列(132l、142l)的材料选择性地蚀刻牺牲第一层填充材料。可从第一层支撑开口129内部和从第一层背侧支撑开口139内部去除牺牲第一层填充材料。随后可例如通过灰化去除光致抗蚀剂层。第一层存储器开口149中的牺牲第一层填充材料的每一剩余部分构成牺牲第一层存储器开口填充部分148。牺牲第一层存储器开口填充部分148的集群可形成于每一存储器阵列区100内。
93.参考图7a-7d，可在第一层支撑开口129中的每一个中和在第一层背侧支撑开口139中的每一个中保形地并行沉积电介质第一层填充材料。电介质第一层填充材料可包含例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。电介质第一层填充材料可例如通过化学气相沉积形成。
94.可从第一竖直交替序列(132l、142l)的最顶部层上方，例如从最顶部第一连续绝缘层132l上方，去除所沉积电介质第一层填充材料的部分。举例来说，可使用平坦化过程使电介质第一层填充材料凹进到最顶部第一连续绝缘层132l的顶部表面。平坦化过程可包含凹部蚀刻过程、化学机械平坦化(cmp)，或其组合。最顶部第一连续绝缘层132l的顶部表面可用作蚀刻终止层或平坦化终止层。第一层支撑开口129中的电介质第一层填充材料的每一剩余部分构成第一层支撑柱部分201。第一层背侧支撑开口139中的电介质第一层填充材料的每一剩余部分构成第一层背侧支撑柱部分221。
95.参考图8，可形成第二连续绝缘层232l和第二连续牺牲材料层242l的第二竖直交替序列。第二连续绝缘层232l中的每一个为在衬底8的整个区域上方连续延伸的绝缘层，且可在整个区域中具有均匀厚度。第二牺牲材料层242l中的每一个为包含电介质材料且在衬底8的整个区域上方连续延伸的牺牲材料层，且可在整个区域中具有均匀厚度。第二连续绝缘层232l可与第一连续绝缘层132l相比具有相同的材料组成和相同的厚度。第二牺牲材料层242l可与第一牺牲材料层142l相比具有相同的材料组成和相同的厚度。
96.一般来说，连续绝缘层(132l、232l)和连续牺牲材料层(142l、242l)的至少一个竖
直交替序列可形成于衬底8上方。在一些实施例中，额外连续绝缘层和额外连续牺牲材料层的至少一个额外竖直交替序列可任选地形成于第一竖直交替序列(132l、142l)和第一层逆向阶梯式电介质材料部分165上方。
97.参考图9，可同时在阵列间区200内形成第二阶梯式表面。第二阶梯式表面的区域沿着第一水平方向hd1从相应的近侧第一阶梯式表面横向偏移，以使得沿着第一水平方向hd1横向间隔开且沿着第二水平方向hd2不偏移的一组第一阶梯式表面和一组第二阶梯式表面可提供连续上升的台阶或连续下降的台阶。举例来说，例如金属或电介质掩模材料层等硬掩模层(未图示)可形成于第二竖直交替序列上方，且可被图案化以形成多个矩形开口，所述矩形开口沿着第一水平方向hd1从相应的第一层逆向阶梯式电介质材料部分165横向偏移且沿着第二水平方向hd2对准到相应的第一层逆向阶梯式电介质材料部分165(即，不从相应的第一层逆向阶梯式电介质材料部分横向偏移)。硬掩模层内的开口区域对应于随后将形成第二阶梯式表面的区域。穿过硬掩模层的每一开口可以是矩形的，并且可以具有平行于第一水平方向hd1的一对侧面和平行于第二水平方向hd2的一对侧面。穿过硬掩模层的矩形开口可沿着第二水平方向hd1布置，且可沿着第二水平方向hd2交替地交错。因此，在沿着第二水平方向hd2循序对矩形开口编号后，穿过硬掩模层的每一奇数编号的矩形开口可形成为沿着第二水平方向hd2布置且沿着第一水平方向hd1对准(即，沿着第一水平方向具有相同横向范围)的第一一维阵列，且穿过硬掩模层的每一偶数编号的矩形开口可形成为沿着第二水平方向hd2布置成沿着第一水平方向hd1对准的第二一维阵列。
98.可修整掩模层(未图示)可施加在第二竖直交替序列上方。可修整掩模层可包含可通过定时灰化过程可控地修整的可修整光致抗蚀剂层。可修整掩模层可以用初始图案图案化，使得硬掩模层中的每一矩形开口的最远离存储器阵列区100的区段未被可修整掩模层掩蔽，而每一矩形开口的其余部分由可修整掩模层覆盖。举例来说，可修整掩模层可具有矩形形状，其具有平行于第二水平方向hd2的笔直边缘，使得笔直边缘位于相应第二阶梯式表面的最远离存储器阵列区100中的一个存储器阵列区的竖直阶梯s上方。
99.通过反复地执行一组层图案化处理步骤，可以在硬掩模层中的矩形开口内形成第二阶梯式表面，所述一组层图案化处理步骤的执行次数是第二竖直交替序列内的第二连续牺牲材料层242l的总数减1。所述一组层图案化处理步骤包括：各向异性蚀刻过程，其蚀刻一对第二连续绝缘层232l和第二连续牺牲材料层242l的未掩蔽部分；以及掩模修整过程，在所述掩模修整过程中，各向同性地修整可修整掩模层以提供远离最近侧存储器阵列区100移位的已移位侧壁。可在最后掩模修整过程之后执行最终各向异性蚀刻过程，且可例如通过灰化去除可修整掩模层。硬掩模层可相对于第二竖直交替序列(232l、242l)的材料选择性地去除，例如，通过各向同性蚀刻过程(例如，湿式蚀刻过程)去除。
100.第二阶梯式腔可形成于硬掩模层中的矩形开口的每一区域内。每一第二阶梯式腔可包含高陡区，其中第二竖直交替序列的锥形侧壁从第二竖直交替序列(232l、242l)的最底部层竖直延伸到第二竖直交替序列(232l、242l)的最顶部层。每一第二阶梯式腔具有相应的第二阶梯式表面作为阶梯式底部表面。每一第二阶梯式腔具有沿着第一水平方向hd1横向延伸的一对阶梯式侧壁。第二阶梯式腔的每一阶梯式侧壁在底部边缘处邻接第二阶梯式表面，且延伸到第二竖直交替序列(232l、242l)的最顶部层的顶部表面。每一第二阶梯式腔限定相应第二阶梯式表面的横向范围。
101.第二台阶区的阵列可沿着第二水平方向hd2布置，且沿着第一水平方向hd1具有交替横向偏移以提供用于第二台阶区的交错配置。换句话说，在沿着第二水平方向hd2用从1开始的正整数循序地数值标记第二台阶区后，每一偶数编号的第二台阶区可比靠近第二存储器阵列区100b更靠近第一存储器阵列区100a，并且每一奇数编号的第二台阶区可比靠近第一存储器阵列区100a更靠近第二存储器阵列区100b。第二阶梯式腔可延伸穿过第二竖直交替序列(232l、242l)内的每一层。
102.第二电介质填充材料(例如，未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)可沉积在每一第二阶梯式腔和每一阱中。第二电介质填充材料可被平坦化以从包含第二竖直交替序列(232l、242l)的最顶部表面的水平平面上方去除第二电介质填充材料的多余部分。填充相应第二阶梯式腔的第二电介质填充材料的每一剩余部分构成第二层逆向阶梯式电介质材料部分265。因此，第二层逆向阶梯式电介质材料部分265形成为穿过第二竖直交替序列(232l、242l)。
103.参考图10a-10d，各个第二层开口可形成为穿过第二竖直交替序列(232l、242l)。光致抗蚀剂层(未图示)可施加在第二竖直交替序列(232l、242l)上方，且可被光刻图案化以形成穿过其的各个开口。光致抗蚀剂层中的开口图案可与第一层开口(149、129、139)的图案相同。光致抗蚀剂层中的开口图案可通过第二各向异性蚀刻过程转移穿过第二竖直交替序列(232l、242l)，以并行地(即，在第二各向同性蚀刻过程期间)形成各个第二层开口(249、229、239)。
104.各个第二层开口(249、229、239)可包含形成于存储器阵列区100中的第二层存储器开口249、形成于阵列间区200中的第二层支撑开口229，以及按沿着第一水平方向hd1布置的行形成的第二层背侧支撑开口239。第二层存储器开口249的每一集群可形成为第二层存储器开口249的二维阵列。第二层支撑开口229是形成于阵列间区200中的开口，且随后用于形成支撑柱结构。第二层支撑开口229的子集可形成为穿过第二阶梯式表面的相应水平表面。每一行第二层背侧支撑开口239内的第二层背侧支撑开口239可沿着第一水平方向hd1布置在第二层存储器开口249的相邻集群之间。在一个实施例中，每一行第二层背侧支撑开口239可从第一存储器阵列区100a的远端横向延伸，穿过阵列间区200，并到达第二存储器阵列区100b的远端。
105.在一个实施例中，第二层存储器开口249和第二层支撑开口229可具有相应的圆形或椭圆形水平横截面形状，并且第二层背侧支撑开口239可具有相应的矩形或圆角矩形水平横截面形状。每一第二层背侧支撑开口239的第一对侧壁可平行于第二水平方向hd1，并且每一第二层背侧支撑开口239的第二对侧壁可平行于第二水平方向hd2。在一个实施例中，第二层背侧支撑开口239中的每一个可具有沿着第二水平方向hd2的宽度，所述宽度可在50nm到500nm的范围内，例如200nm到250nm的范围内，但也可采用更小和更大的宽度。在一个实施例中，第二层背侧支撑开口239中的每一个可具有大于第二层存储器开口249和第二层支撑开口229的宽度(例如，直径)的宽度。
106.在一个实施例中，每一第二层背侧支撑开口239可具有相应凸出竖直横截面轮廓，其中每一第二层背侧支撑开口239的顶部宽度和底部宽度小于相应第二层背侧支撑开口239的在相应第二层背侧支撑开口239的顶部部分与底部部分之间测量的中间宽度。在一个实施例中，如从相应第二层背侧支撑开口239的底部表面所测量，每一第二层背侧支撑开口
239具有最大宽度的高度可在相应第二层背侧支撑开口239的高度的70％到98％的范围内。
107.参考图11a-11d，在第二层开口(249、229、239)中的每一个中并行地沉积牺牲第二层填充材料。牺牲第二层填充材料包含可随后相对于第二连续绝缘层232l和第二连续牺牲材料层242l的材料选择性地去除的材料。在一个实施例中，牺牲第二层填充材料可包含可用作上文所描述的牺牲第一层填充材料的任何材料。
108.可从第二竖直交替序列(232l、242l)的最顶部层上方，例如从最顶部第二连续绝缘层232l上方，去除所沉积牺牲材料的部分。举例来说，可使用平坦化过程使牺牲第二层填充材料凹进到最顶部第二连续绝缘层232l的顶部表面。平坦化过程可包含凹部蚀刻过程、化学机械平坦化(cmp)，或其组合。最顶部第二连续绝缘层232l的顶部表面可用作蚀刻终止层或平坦化终止层。
109.光致抗蚀剂层可施加在示例性结构上方，且可被光刻图案化以覆盖第二层存储器开口249的区域而不覆盖第二层支撑开口229和第二层背侧支撑开口239的区域。蚀刻过程，其相对于第二竖直交替序列(232l、242l)的材料选择性地蚀刻牺牲第二层填充材料。牺牲第二层填充材料可从第二层支撑开口229内部和从第一层背侧支撑开口239内部去除。随后可例如通过灰化去除光致抗蚀剂层。第二层存储器开口249中的牺牲第二层填充材料的每一剩余部分构成牺牲第二层存储器开口填充部分248。牺牲第二层存储器开口填充部分248的集群可形成于每一存储器阵列区100内。
110.可在第二层支撑开口229中的每一个中和在第二层背侧支撑开口239中的每一个中保形地并行沉积电介质第二层填充材料。电介质第二层填充材料可包含例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。电介质第二层填充材料可例如通过化学气相沉积形成。
111.可从第二竖直交替序列(232l、242l)的最顶部层上方，例如从最顶部第二连续绝缘层232l上方，去除所沉积电介质第二层填充材料的部分。举例来说，可使用平坦化过程使电介质第二层填充材料凹进到最顶部第二连续绝缘层232l的顶部表面。平坦化过程可包含凹部蚀刻过程、化学机械平坦化(cmp)，或其组合。最顶部第二连续绝缘层232l的顶部表面可用作蚀刻终止层或平坦化终止层。第二层支撑开口229中的电介质第二层填充材料的每一剩余部分构成第二层支撑柱部分202。第二层背侧支撑开口239中的电介质第二层填充材料的每一剩余部分构成第二层背侧支撑柱部分222。
112.第一层支撑柱部分201和第二层支撑柱部分202的每一竖直堆叠构成支撑柱结构20。第一层背侧支撑柱结构221和第二层背侧支撑柱结构222的每一竖直堆叠构成背侧支撑柱结构22。
113.一般来说，多行背侧支撑柱结构22可形成为穿过连续绝缘层(132l、232l)和连续牺牲材料层(142l、242l)的至少一个竖直交替序列，例如第一连续绝缘层132l和第一连续牺牲材料层142l的第一竖直交替序列以及第二连续绝缘层232l和第二连续牺牲材料层242l的第二竖直交替序列。每一行背侧支撑柱结构22包括沿着第一水平方向hd1布置的背侧支撑柱结构22的子集。在一个实施例中，背侧支撑柱结构22中的每一个至少在包含至少一个竖直交替序列{(132l、142l)、(232l、242l)}的最底部表面的第一水平平面与包含至少一个竖直交替序列{(132l、142l)、(232l、242l)}的最顶部表面的第二水平平面之间竖直延伸。
114.支撑柱结构20的阵列可与形成背侧支撑柱结构22并行地形成于多行背侧支撑柱
结构22之间且形成为穿过至少一个竖直交替序列{(132l、142l)、(232l、242l)}。支撑柱结构20和背侧支撑柱结构22由同一组电介质材料沉积过程形成。因此，支撑柱结构20和背侧支撑柱结构22包括相同电介质材料。在一个实施例中，支撑柱结构20中的每一个可具有相应的圆形或椭圆形水平横截面形状。在一个实施例中，背侧支撑柱结构22中的每一个可具有大于支撑柱结构20的宽度(例如，直径)的宽度。
115.参考图12和13a，可通过执行蚀刻过程相对于至少一个竖直交替序列{(132l、142l)、(232l、242l)}、支撑柱结构20和背侧支撑柱结构22的材料选择性地去除牺牲第二层存储器开口填充部分248和牺牲第一层存储器开口填充部分148的牺牲填充材料。蚀刻过程可去除牺牲填充材料而不会明显去除至少一个竖直交替序列{(132l、142l)、(232l、242l)}的材料。层间存储器开口49，在本文中被称为存储器开口49，形成为从其去除牺牲第二层存储器开口填充部分248和牺牲第一层存储器开口填充部分148的体积。每一存储器开口49包含牺牲第二层存储器开口填充部分248和牺牲第一层存储器开口填充部分148的竖直堆叠的体积。每一存储器开口49延伸穿过第一层结构和第二层结构。一般来说，存储器开口49可形成于每一存储器阵列区100内，其中存在第一竖直交替序列(132l、142l)的每一层和第二竖直交替序列(232l、242l)内的每一层。
116.参考图13b，包含阻挡电介质层52、电荷存储层54和隧穿电介质层56的层堆叠可循序地沉积在层间存储器开口49中。阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含主要由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可主要由至少一种金属元素和氧组成，或可主要由至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的电介质金属氧化物。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但也可使用更小和更大的厚度。电介质金属氧化物层可随后充当阻挡所存储电荷泄漏到控制栅电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。
117.随后，可形成电荷存储层54。在一个实施例中，电荷存储层54可以是电荷捕获材料的连续层或图案化离散部分，所述电荷捕获材料包含可例如为氮化硅的电介质电荷捕获材料。替代地，电荷存储层54可包含例如掺杂多晶硅或金属材料的导电材料的连续层或图案化离散部分，所述导电材料例如通过形成于进入连续牺牲材料层(142l、242l)的橫向凹部内而被图案化为多个电隔离部分(例如，浮动栅极)。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，连续牺牲材料层(142l、242l)和连续绝缘层(132l、232l)可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。替代地，连续牺牲材料层(142l、242l)可相对于连续绝缘层(132l、232l)的侧壁横向凹进，并且可使用沉积过程和各向异性蚀刻过程的组合将电荷存储层54形成为竖直间隔开的多个存储器材料部分。电荷存储层54的厚度可在2nm到20nm的范围内，但也可使用更小和更大的厚度。
118.隧穿电介质层56包含在合适的电偏置条件下可执行穿过其的电荷隧穿的电介质材料。取决于待形成的单片三维nand串存储器装置的操作模式，可通过热载流子注入或通过佛勒-诺德海姆(fowler-nordheim)隧穿引发的电荷转移来执行电荷隧穿。隧穿电介质层
56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝和二氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ono堆叠。在一个实施例中，隧穿电介质层56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可在2nm到20nm的范围内，但也可使用更小和更大的厚度。阻挡电介质层52、电荷存储层54和隧穿电介质层56的堆叠构成存储存储器位的存储器膜50。
119.可执行各向异性蚀刻过程以去除隧穿电介质层56、电荷存储层54和阻挡电介质层52的水平部分。半导体材料层110的表面可在每一存储器开口49内的每一腔49'的底部处物理地暴露。
120.可随后沉积半导体通道材料层60l。半导体通道材料层60l包含p掺杂半导体材料，例如至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料，或此项技术中已知的其它半导体材料。在一个实施例中，半导体通道材料层60l可具有均匀的掺杂。在一个实施例中，半导体通道材料层60l具有p型掺杂，其中p型掺杂剂(例如，硼原子)以在1.0
×
10
12
/cm3到1.0
×
10
18
/cm3的范围内，例如在1.0
×
10
14
/cm3到1.0
×
10
17
/cm3的范围内的原子浓度存在。在一个实施例中，半导体通道材料层60l包含硼掺杂非晶硅或硼掺杂多晶硅，和/或主要由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一实施例中，半导体通道材料层60l具有n型掺杂，其中n型掺杂剂(例如，磷光体原子或砷原子)以在1.0
×
10
12
/cm3到1.0
×
10
18
/cm3的范围内，例如在1.0
×
10
14
/cm3到1.0
×
10
17
/cm3的范围内的原子浓度存在。半导体通道材料层60l可通过例如低压化学气相沉积(lpcvd)的保形沉积方法而形成。半导体通道材料层60l的厚度可在2nm到10nm的范围内，但也可使用更小和更大的厚度。腔49'形成于每一层间存储器开口49的未填充有所沉积材料层(52、54、56、60l)的体积中。
121.参考图13c，在每一存储器开口中的腔49'未由半导体通道材料层60l完全填充的情况下，电介质芯层可沉积在腔49'中以填充每一存储器开口内的腔49'的任何剩余部分。电介质芯层包含例如氧化硅或有机硅酸盐玻璃的电介质材料。电介质芯层可通过例如低压化学气相沉积(lpcvd)的共形沉积方法或通过例如旋涂的自平坦化沉积过程来沉积。上覆于顶部第二连续绝缘层232l的电介质芯层的水平部分可例如通过凹部蚀刻而去除。凹部蚀刻继续直到电介质芯层的剩余部分的顶部表面凹进到最顶部第二绝缘层232l的顶部表面与底部表面之间的高度为止。电介质芯层的每一剩余部分构成电介质芯62。
122.参考图13d，具有第二导电类型的掺杂的掺杂半导体材料可沉积在上覆于电介质芯62的腔中。第二导电类型与第一导电类型相反。举例来说，如果第一导电类型是p型，则第二导电类型是n型，且反之亦然。上覆于包含最顶部第二连续绝缘层232l的顶部表面的水平平面的所沉积掺杂半导体材料、半导体通道材料层60l、隧穿电介质层56、电荷存储层54和阻挡电介质层52的部分可通过例如化学机械平坦化(cmp)过程的平坦化过程而去除。
123.第二导电类型的掺杂半导体材料的每一剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可在5.0
×
10
18
/cm3到2.0
×
10
21
/cm3的范围内，但也可使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。
124.半导体通道材料层60l的每一剩余部分构成竖直半导体通道60，当包含竖直半导体通道60的竖直nand装置接通时电流可流过所述竖直半导体通道。隧穿电介质层56由电荷
存储层54包围，且横向包围竖直半导体通道60。每一组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，其可以宏观滞留时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，且阻挡电介质层可以随后在形成背侧凹部之后形成。如本文中所使用，宏观滞留时间是指适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
125.层间存储器开口49内的存储器膜50和竖直半导体通道60的每一组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体通道60、隧穿电介质层56、包括电荷存储层54的部分的多个存储器元件和任选的阻挡电介质层52的组合。存储器堆叠结构55可形成为穿过第一和第二竖直交替序列的存在第一和第二竖直交替序列的所有层的存储器阵列区100。层间存储器开口49内的存储器堆叠结构55、电介质芯62和漏极区63的每一组合构成存储器开口填充结构58。一般来说，存储器开口填充结构58形成于存储器开口49内。存储器开口填充结构58中的每一个包括相应存储器膜50和相应竖直半导体通道60。
126.一般来说，存储器堆叠结构55可形成为穿过至少一个竖直交替序列{(132l、142l)、(232l、242l)}。存储器堆叠结构55中的每一个包括相应竖直半导体通道60和相应竖直存储器元件堆叠(其可包括位于连续牺牲材料层(142l、242l)的层级处的电荷存储层54的部分)。
127.参考图14a-14e，触点层级电介质层280可形成于第二竖直交替序列(232l、242l)、支撑柱结构20、存储器开口填充结构58和背侧支撑柱结构22上方。触点层级电介质层280包含例如氧化硅等电介质材料，且可通过保形或非保形沉积过程形成。举例来说，触点层级电介质层280可包含未掺杂硅酸盐玻璃，且可具有在100nm到600nm的范围内的厚度，但也可使用更小和更大的厚度。
128.光致抗蚀剂层(未图示)可施加在触点层级电介质层280上方，且可被光刻图案化以形成矩形开口和深沟形(moat-shaped)开口的离散二维阵列。矩形开口的离散二维阵列包含沿着第一水平方向hd1布置的多行矩形开口。每一行矩形开口可与相应一行背侧支撑柱结构22的区域交错，使得在俯视图中，每一组交错的光致抗蚀剂层中的矩形开口区域和背侧支撑柱结构22的区域包含沿着第一水平方向延伸穿过第一存储器阵列区100a、阵列间区200和第二存储器阵列区100b的连续区域。深沟形开口形成于在相应一对相邻的背侧支撑柱结构22的行的之间的阵列间区200内。
129.可执行各向异性蚀刻过程以穿过触点层级电介质层280且穿过至少一个竖直交替序列{(132l、142l)、(232l、242l)}转移光致抗蚀剂层中的矩形开口和深沟形开口的二维阵列的图案。离散背侧沟槽79的二维阵列形成为在光致抗蚀剂层中的矩形开口的二维阵列下方穿过触点层级电介质层280且穿过至少一个竖直交替序列{(132l、142l)、(232l、242l)}。深沟沟槽179形成为在光致抗蚀剂层中的深沟形开口下方穿过触点层级电介质层280且穿过至少一个竖直交替序列{(132l、142l)、(232l、242l)}。
130.在一个实施例中，离散背侧沟槽79的二维阵列可通过各向异性地蚀刻至少一个竖直交替序列{(132l、142l)、(232l、242l)}的部分和背侧支撑柱结构22的外围部分而形成。背侧支撑柱结构22的侧壁可物理地暴露于背侧沟槽79的边缘表面(例如，大体上沿着第二水平方向hd2延伸的表面)。在一个实施例中，背侧沟槽79具有相应一对纵向侧壁，在水平横截面图中，所述纵向侧壁平行于第一水平方向hd1且沿着垂直于第一水平方向hd1的第二水
平方向hd2横向间隔开均匀宽度w。
131.一般来说，离散背侧沟槽79的二维阵列可包括沿着第一水平方向hd1布置的多行离散背侧沟槽79。离散背侧沟槽79中的每一个至少在包含至少一个竖直交替序列{(132l、142l)、(232l、242l)}的最底部表面的第一水平平面与包含至少一个竖直交替序列{(132l、142l)、(232l、242l)}的最顶部表面的第二水平平面之间竖直延伸。
132.背侧沟槽79的相应子集和背侧支撑柱结构22的相应子集的每一邻接组合沿着第一水平方向hd1横向延伸。背侧沟槽79的子集和背侧支撑柱结构22的子集的邻接组合将至少一个竖直交替序列{(132l、142l)、(232l、242l)}划分为绝缘层(132、232)和牺牲材料层(142、242)的交替堆叠。绝缘层(132、232)中的每一个包括连续绝缘层(132l、232l)中的相应一个的图案化部分，并且牺牲材料层(142、242)中的每一个包括连续牺牲材料层(142l、242l)中的相应一个的图案化部分。举例来说，绝缘层(132、232)包括作为第一连续绝缘层132l的图案化部分的第一绝缘层132，以及作为第二连续绝缘层232l的图案化部分的第二绝缘层232。
133.在一个实施例中，背侧支撑柱结构22中的每一个具有沿着第二水平方向hd2的大于图14b中所示的离散背侧沟槽79的均匀宽度“w”的横向范围“l”。在一个实施例中，背侧支撑柱结构22中的每一个可接触交替堆叠{(132l、142l)、(232l、242l)}中的一对相邻交替堆叠{(132l、142l)、(232l、242l)}的侧壁。背侧支撑柱结构22沿着第二水平方向hd2的宽度l可大于离散背侧沟槽79的均匀宽度w。因此，每一背侧支撑柱结构22可具有横向突出到相应的交替堆叠{(132l、142l)、(232l、242l)}中的一对横向突出部分。在一个实施例中，背侧支撑柱结构22接触交替堆叠{(132l、142l)、(232l、242l)}中的相应一个的凹陷的侧壁，在水平横截面图中或在俯视图(例如，图14b的视图)中，所述凹陷的侧壁相对于包含背侧沟槽79与交替堆叠{(132l、142l)、(232l、242l)}中的相应一个之间的界面的笔直竖直平面svp沿着第二水平方向hd2横向凹进。
134.在一个实施例中，背侧沟槽79中的每一个具有沿着第一水平方向hd1的大于沿着第二水平方向hd2的均匀宽度w的长度。在一个实施例中，背侧支撑柱结构22中的每一个具有沿着第二水平方向hd2的大于均匀宽度w的横向范围l。
135.每一深沟沟槽179具有深沟配置，且横向包围至少一个竖直交替序列{(132l、142l)、(232l、242l)}的相应图案化部分。至少一个竖直交替序列{(132l、142l)、(232l、242l)}的由深沟沟槽179横向包围的每一组邻接的图案化部分构成绝缘板(132'、232')和电介质材料板(142'、242')的竖直交替堆叠，如图14d和14e中所示。绝缘板(132'、232')可包含作为第一连续绝缘层132l的图案化部分的第一绝缘板132'，以及作为第二连续绝缘层232l的图案化部分的第二绝缘板232'。绝缘板(132'、232')和电介质材料板(142'、242')的每一竖直交替堆叠可以由相应的深沟沟槽179横向包围。
136.参考图15a-15e，保形电介质衬里172可通过例如化学气相沉积过程的保形沉积过程保形地沉积在离散背侧沟槽79中、深沟沟槽179中以及触点层级电介质层280上方。保形电介质衬里172包含不同于牺牲材料层(142、242)的材料的电介质材料。在一个实施例中，绝缘层(132、232)和保形电介质衬里172可包含氧化硅，并且牺牲材料层(142、242)可包含氮化硅。保形电介质衬里172的厚度可在3nm到30nm的范围内，例如在6nm到15nm的范围内，但也可采用更小和更大的厚度。
137.光致抗蚀剂层(未图示)可施加在示例性结构上方，且可被光刻图案化以覆盖深沟沟槽179的每一区域。在一个实施例中，光致抗蚀剂层的每一图案化部分可具有位于相应深沟沟槽179的外围外部且沿着所述外围定位的相应外围。可执行各向同性蚀刻过程以去除保形电介质衬里172的未被光致抗蚀剂层掩蔽的部分。保形电介质衬里172可划分为覆盖深沟沟槽179中的相应一个的表面的多个不接合保形电介质衬里172。
138.可采用各向同性蚀刻过程来相对于保形电介质衬里172、绝缘层(132、232)、触点层级电介质层280、背侧支撑柱结构22和半导体材料层110选择性地去除牺牲材料层(142、242)。在一个实施例中，可以在各向同性蚀刻过程期间将相对于保形电介质衬里172、绝缘层(132、232)、背侧支撑柱结构22、逆向阶梯式电介质材料部分(165、265)的材料以及存储器膜50的最外部层的材料选择性地蚀刻牺牲材料层(142、242)的材料的蚀刻剂引入到背侧沟槽79中。举例来说，牺牲材料层(142、242)可包含氮化硅，保形电介质衬里172、背侧支撑柱结构22、绝缘层(132、232)、逆向阶梯式电介质材料部分(165、265)和存储器膜50的最外部层的材料可包含氧化硅材料。
139.各向同性蚀刻过程可以是使用湿式蚀刻解决方案的湿式蚀刻过程，或可以是将蚀刻剂以气相引入到背侧沟槽79中的气相(干式)蚀刻过程。举例来说，如果牺牲材料层(142、242)包含氮化硅，则蚀刻过程可以是将示例性结构浸入包含磷酸的湿式蚀刻罐内的湿式蚀刻过程，所述磷酸相对于氧化硅、硅以及此项技术中使用的各种其它材料选择性地蚀刻氮化硅。
140.背侧凹部(143、243)形成于从其去除牺牲材料层(142、242)的体积中。背侧凹部(143、243)包含形成于从其去除第一牺牲材料层142的体积中的第一背侧凹部143，以及形成于从其去除第二牺牲材料层242的体积中的第二背侧凹部243。背侧凹部(143、243)中的每一个可以是具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，背侧凹部(143、243)中的每一个的横向尺寸可大于相应背侧凹部的高度。多个背侧凹部(143、243)可形成于从其去除牺牲材料层(142、242)的材料的体积中。背侧凹部(143、243)中的每一个可基本上平行于衬底半导体层9的顶部表面延伸。背侧凹部(143、243)可由下伏绝缘层(132、232)的顶部表面和上覆绝缘层(132、232)的底部表面竖直界定。在一个实施例中，背侧凹部(143、243)中的每一个可整体上具有均匀的高度。
141.一般来说，可在形成背侧沟槽79、深沟沟槽179和保形电介质衬里172之后，可通过相对于第一连续绝缘层132l和第二连续绝缘层232l的图案化部分选择性地去除第一连续牺牲材料层142l和第二连续牺牲材料层242l的图案化部分来形成背侧凹部(143，243)。可通过执行供应各向同性蚀刻剂的各向同性蚀刻过程来形成背侧凹部(143，243)，所述各向同性蚀刻剂相对于第一连续绝缘层132l和第二连续绝缘层232l的图案化部分以及相对于背侧支撑柱结构22选择性地蚀刻第一连续牺牲材料层142l和第二连续牺牲材料层242l的图案化部分。背侧支撑柱结构22在各向同性蚀刻过程之后物理地暴露于背侧凹部(143，243)。
142.参考图16a-16e，可任选地去除保形电介质衬里172。任选的背侧阻挡电介质层(未图示)可任选地沉积在背侧凹部(143、243)中、背侧沟槽79和深沟沟槽179的外围部分处以及触点层级电介质层280上方。背侧阻挡电介质层包含电介质材料，例如电介质金属氧化物(例如，氧化铝)、氧化硅或其组合。
143.至少一种导电材料可沉积在多个背侧凹部(143、243)中、背侧沟槽79和深沟沟槽179的外围区处以及触点层级电介质层280上方。所述至少一种导电材料可通过保形沉积方法沉积，所述保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、无电电镀、电镀或其组合。所述至少一种导电材料可包含元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、例如金属硅化物等导电金属-半导体合金、其合金，以及其组合或堆叠。
144.在一个实施例中，所述至少一种导电材料可包含至少一种金属材料，即，包含至少一种金属元素的导电材料。可沉积在背侧凹部(143、243)中的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。举例来说，所述至少一种导电材料可以包括包含例如tin、tan、wn或其组合等导电金属氮化物材料的导电金属氮化物衬里，以及例如w、co、ru、mo、cu或其组合等导电填充材料。在一个实施例中，用于填充背侧凹部(143、243)的所述至少一种导电材料可以是氮化钛层和钨填充材料的组合。
145.导电层(146、246)可通过沉积所述至少一种导电材料而形成于背侧凹部(143、243)中。多个第一导电层146可形成于多个第一背侧凹部143中，多个第二导电层246可形成于多个第二背侧凹部243中，且连续金属材料层(未图示)可形成于每一背侧沟槽79的侧壁上和触点层级电介质层280上方。第一导电层146和第二导电层246中的每一个可包含相应导电金属氮化物衬里和相应导电填充材料。因此，第一牺牲材料层(142)和第二牺牲材料层(242)可分别替换为第一导电层(146)和第二导电层(246)。具体地，每一第一牺牲材料层142可替换为背侧阻挡电介质层和第一导电层146的任选部分，且每一第二牺牲材料层242可替换为背侧阻挡电介质层和第二导电层246的任选部分。背侧腔存在于每一背侧沟槽79的未被填充有连续金属材料层的部分中。
146.可通过各向异性过程和/或各向同性蚀刻过程从背侧沟槽79内部和从深沟沟槽179内部以及从触点层级电介质层280上方去除残余导电材料。第一背侧凹部中的所沉积金属材料的每一剩余部分构成第一导电层146。第二背侧凹部中的所沉积金属材料的每一剩余部分构成第二导电层246。第一导电层146和第二导电层246的侧壁可物理地暴露于相应背侧沟槽79。每一导电层(146、246)可以是其中包含开口的导电片。穿过每一导电层(146、246)的开口可填充有存储器开口填充结构58。
147.导电层(146、246)的子集可包括用于存储器元件的字线。下伏半导体装置720中的半导体装置可包括被配置成控制到相应字线的偏置电压的字线开关装置，和/或例如感测放大器的位线驱动器装置。存储器层级组件位于衬底半导体层9上方。存储器层级组件包含至少一个交替堆叠(132、146、232、246)和竖直延伸穿过至少一个交替堆叠(132、146、232、246)的存储器堆叠结构55。存储器堆叠结构55中的每一个包括位于导电层(146、246)的每一层级处的竖直存储器元件堆叠。
148.一般来说，第一连续牺牲材料层142l和第二连续牺牲材料层242l的图案化部分被替换为导电层(146、246)。第一绝缘层132和第一导电层146的第一层交替堆叠可形成于每一对相邻的背侧沟槽79之间。第一绝缘层132包括第一连续绝缘层132l的图案化部分，并且第一导电层146包括导电层(146、246)的第一子集且与第一绝缘层132交错。第二绝缘层232和第二导电层246的第二层交替堆叠形成于一对相邻的背侧沟槽79之间。第二绝缘层232包括第二连续绝缘层232l的图案化部分，并且第二导电层246包括导电层(146、246)的与第二
绝缘层246交错的第二子集。
149.一般来说，可通过提供将牺牲材料层(142、242)蚀刻到背侧沟槽79中的蚀刻剂，以及通过提供将导电层(146、246)沉积到背侧沟槽79中的反应物，将牺牲材料层(142、242)替换为导电层(146、246)，而背侧支撑柱结构22和支撑柱结构20为绝缘层(132、232)提供结构支撑。背侧支撑柱结构22防止绝缘层(132、232)在形成背侧凹部(143、243)期间和之后翻倒到或倾斜到背侧沟槽79中。
150.图17a-17f是根据本公开的一方面在第二绝缘层的高度处的图16a-16e的示例性结构的各种配置的水平横截面图。
151.参考图17a，背侧支撑柱结构22可在图11a-11d的处理步骤以圆形水平横截面形状形成，并且每一背侧支撑柱结构22的两个外围区可在形成离散背侧沟槽79的二维阵列期间蚀刻。离散背侧沟槽79可具有矩形水平横截面形状，并且每一背侧支撑柱结构22可具有一对横向凹部区，其中背侧支撑柱结构22被一对离散背侧沟槽79横向凹进。
152.参考图17b，背侧支撑柱结构22可在图11a-11d的处理步骤以矩形水平横截面形状形成，并且每一背侧支撑柱结构22的两个外围区可在形成离散背侧沟槽79的二维阵列期间蚀刻。
153.参考图17c，背侧支撑柱结构22可在图11a-11d的处理步骤以椭圆形水平横截面形状形成，并且每一背侧支撑柱结构22的两个外围区可在形成离散背侧沟槽79的二维阵列期间蚀刻。
154.参考图17d，背侧支撑柱结构22可在图11a-11d的处理步骤以沿着第二水平方向hd2的横向交错形成，使得背侧支撑柱结构22的几何中心在沿着第一水平方向hd1布置的每一行背侧支撑柱结构22内在沿着第二水平方向hd2的相反方向上交替地横向偏移。
155.参考图17e，可形成沿着第二水平方向hd2横向间隔开的一对背侧支撑柱结构22，代替图17a-17d中所示的每一背侧支撑柱结构。在此情况下，背侧沟槽79和背侧支撑柱结构22的每一横向交替序列可包括两行背侧支撑柱结构22。每一行背侧支撑柱结构22内的背侧支撑柱结构22可沿着第一水平方向hd1布置，并且两行背侧支撑柱结构22沿着第二水平方向hd2彼此横向间隔开。在一个实施例中，每一背侧支撑柱结构22可在图11a-11d的处理步骤具有圆形或椭圆形水平横截面形状，且可在形成离散背侧沟槽79后包含一对横向凹部区。
156.参考图17f，可形成沿着第二水平方向hd2横向间隔开的一对背侧支撑柱结构22，代替图17a-17d中所示的每一背侧支撑柱结构。在一个实施例中，每一背侧支撑柱结构22可在图11a-11d的处理步骤具有矩形水平横截面形状，且可在形成离散背侧沟槽79后包含一对横向凹部区。
157.参考图18a-18e，例如氧化硅的电介质填充材料可通过例如化学气相沉积过程的保形沉积过程沉积在背侧沟槽79和深沟沟槽179中。可通过例如凹部蚀刻过程和/或化学机械抛光过程的平坦化过程从包含触点层级电介质层280的顶部表面的水平平面上方去除电介质填充材料的多余部分。电介质填充材料的填充相应背侧沟槽的每一剩余部分包括背侧电介质隔离壁76。电介质填充材料的填充相应深沟沟槽的每一剩余部分包括电介质深沟结构176。
158.在一个实施例中，背侧电介质隔离壁76的顶部表面可形成于包含触点层级电介质
层280的顶部表面的水平平面内。在一个实施例中，支撑柱结构20中的每一个可具有相应的圆形或椭圆形水平横截面形状，并且背侧支撑柱结构22中的每一个可具有相应水平横截面形状，所述水平横截面形状包含与相应一对背侧电介质隔离壁76接触的两个凹口区。一般来说，半导体材料层110可位于衬底8上或内，且可接触交替堆叠{(132、146)、(232、246)}的最底部表面。背侧电介质隔离壁76和背侧支撑柱结构22中的每一个可接触半导体材料层110。
159.一般来说，背侧电介质隔离壁76和电介质深沟结构176包括相同电介质材料。支撑柱结构20和背侧支撑柱结构22包括相同电介质材料。背侧电介质隔离壁76可包括与背侧支撑柱结构22不同的电介质材料，或可包括与背侧支撑柱结构22相同的电介质材料。在一个实施例中，触点层级电介质层280作为连续材料层在交替堆叠{(132、146)、(232、246)}上方连续延伸。在一个实施例中，背侧支撑柱结构22中的每一个具有接触触点层级电介质层280的底部表面的相应部分的顶部表面。在一个实施例中，背侧电介质隔离壁76中的每一个具有位于包含触点层级电介质层280的顶部表面的水平平面内的顶部表面。
160.图19a-19f是根据本公开的一方面在第二绝缘层的高度处的图18a-18e的示例性结构的各种配置的水平横截面图。
161.共同参考图19a-19e，背侧电介质隔离壁76和背侧支撑柱结构22的每一邻接组合构成背侧隔离组件(76、22)，所述背侧隔离组件划分绝缘层(132、232)和导电层(146、246)的一对相邻交替堆叠且插入在所述一对相邻交替堆叠之间。每一交替堆叠可包括存储器块，并且背侧隔离组件沿第二水平方向hd2横向分离邻近存储器块。背侧隔离组件(76、22)中的每一个包括背侧电介质隔离壁76和背侧支撑柱结构22的横向交替序列。交替堆叠中的每一个包括在背侧隔离组件(76、22)当中的一对相邻背侧隔离组件(76、22)之间横向延伸的相应一组导电层(146、246)。
162.在一些配置中，背侧电介质隔离壁76和背侧支撑柱结构22的每一横向交替序列包括两行背侧支撑柱结构22。在一个实施例中，每一行背侧支撑柱结构22内的背侧支撑柱结构22沿着第一水平方向hd1布置，并且两行背侧支撑柱结构22沿着第二水平方向hd2彼此横向间隔开。
163.参考图20a-20e，可在示例性结构中形成各种触点通孔结构(88、86、488)。举例来说，漏极触点通孔结构88可穿过触点层级电介质层280形成于相应漏极区63上。层触点通孔结构86可穿过触点层级电介质层280和至少一个逆向阶梯式电介质材料部分(165、265)形成于相应导电层(146、246)上。贯穿存储器层级触点通孔结构488可穿过绝缘板(132'、232')和电介质材料板(142'、242')的相应竖直交替堆叠形成于相应金属垫788上，所述金属垫是下部层级金属互连结构780中的一个。位线(为清楚起见而未图示)随后形成于漏极触点通孔结构88上方且与所述漏极触点通孔结构电接触。位线可在第二水平方向hd2上延伸且可沿着第一水平方向hd1间隔开。
164.参考所有附图且根据本公开的各种实施例，提供一种三维存储器装置，其包括：绝缘层(132、232)和导电层(146、246)的交替堆叠，其位于衬底8上方，其中交替堆叠{(132、146)、(23、246)}通过沿着第一水平方向hd1横向延伸的背侧隔离组件(76、22)彼此横向间隔开；以及存储器堆叠结构55，其竖直延伸穿过交替堆叠{(132、146)、(23、246)}中的相应一个，并且其中存储器堆叠结构55中的每一个包括相应竖直半导体通道60和相应竖直存储
器元件堆叠(例如，位于导电层(146、246)的层级处的电荷存储层54的部分)，其中：背侧隔离组件(76、22)中的每一个包括背侧电介质隔离壁76和背侧支撑柱结构22的横向交替序列；背侧电介质隔离壁76具有相应一对纵向侧壁，所述纵向侧壁平行于第一水平方向hd1且沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开；并且背侧支撑柱结构22接触交替堆叠{(132、146)、(23、246)}中的相应一个的凹陷的侧壁，在水平横截面图中，所述凹陷的侧壁相对于包含背侧电介质隔离壁76与交替堆叠{(132、146)、(23、246)}中的相应一个之间的界面的笔直竖直平面svp沿着第二水平方向hd2横向凹进。
165.在一个实施例中，背侧支撑柱结构22中的每一个至少在包含交替堆叠{(132、146)、(23、246)}的最底部表面的第一水平平面与包含交替堆叠{(132、146)、(23、246)}的最顶部表面的第二水平平面之间竖直延伸。在一个实施例中，背侧电介质隔离壁76中的每一个至少在第一水平平面与第二水平平面之间竖直延伸。背侧电介质隔离壁76中的每一个具有相应一对纵向侧壁，在水平横截面图中，所述纵向侧壁沿着第二水平方向横向间隔开均匀宽度w(其沿着第一水平方向hd1不变)。
166.在一个实施例中，背侧支撑柱结构22中的每一个具有沿着第二水平方向hd2的大于均匀宽度w的横向范围。在一个实施例中，背侧支撑柱结构22中的每一个具有水平横截面形状，所述水平横截面形状包含：一对横向突起区，其沿着第二水平方向hd2向外突出；以及一对橫向凹部区，其沿着第一水平方向hd1向内凹进并接触相应一对背侧电介质隔离壁76。在一个实施例中，背侧支撑柱结构22中的每一个接触交替堆叠{(132、146)、(232、246)}当中的一对相邻交替堆叠{(132、146)、(232、246)}的侧壁。
167.在一个实施例中，背侧电介质隔离壁76和背侧支撑柱结构22的每一横向交替序列包括两行背侧支撑柱结构22；每一行背侧支撑柱结构22内的背侧支撑柱结构22沿着第一水平方向hd1布置；并且两行背侧支撑柱结构22沿着第二水平方向hd2彼此横向间隔开。
168.在一个实施例中，背侧电介质隔离壁76中的每一个具有沿着第一水平方向hd1的大于其沿着第二水平方向的宽度(例如，均匀宽度w)的长度；并且交替堆叠{(132、146)、(232、246)}中的每一个包括在背侧隔离组件(76、22)当中的一对相邻背侧隔离组件(76、22)之间横向延伸的相应一组导电层(146、246)。
169.在一个实施例中，三维存储器装置包括竖直延伸穿过交替堆叠{(132、146)、(232、246)}中的相应一个的支撑柱结构20，其中支撑柱结构200包括与背侧支撑柱结构22相同的电介质材料。在一个实施例中，支撑柱结构20中的每一个具有相应的圆形或椭圆形水平横截面形状；并且背侧支撑柱结构22中的每一个具有相应水平横截面形状，所述水平横截面形状包含与相应一对背侧电介质隔离壁76接触的两个凹口区。
170.在一个实施例中，背侧电介质隔离壁76包括与背侧支撑柱结构22不同的电介质材料。
171.在一个实施例中，三维存储器装置包括位于衬底8上或内并接触交替堆叠{(132、146)、(232、246)}的最底部表面的半导体材料层110，其中背侧电介质隔离壁76和背侧支撑柱结构22中的每一个接触半导体材料层110。
172.在一个实施例中，三维存储器装置包括作为连续材料层在交替堆叠{(132、146)、(232、246)}上方连续延伸的触点层级电介质层280，其中：背侧支撑柱结构22中的每一个具有接触触点层级电介质层280的底部表面的相应部分的顶部表面；并且背侧电介质隔离壁
76中的每一个具有位于包含触点层级电介质层280的顶部表面的水平平面内的顶部表面。
173.虽然前述内容是指特定实施例，但应了解，本公开不限于此。本领域的一般技术人员将想到可以对所公开的实施例作出各种修改且此类修改意图在本公开的范围内。假定并非彼此的替代方案的所有实施例之间存在兼容性。除非另外明确地陈述，否则词语“包括”或“包含”涵盖其中词语“主要由
…
组成”或词语“由
…
组成”代替词语“包括”或“包含”的所有实施例。在本公开中说明使用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它兼容结构和/或配置实践本公开，条件是此类替代物并未被明确禁用或以其它方式被本领域的一般技术人员认为是不可能的。所有本文中列举的公开、专利申请和专利以全文引用的方式并入本文中。

技术特征：
1.一种三维存储器装置，其包括：绝缘层和导电层的交替堆叠，其位于衬底上方，其中所述交替堆叠通过沿着第一水平方向横向延伸的背侧隔离组件彼此横向间隔开；以及存储器堆叠结构，其竖直延伸穿过所述交替堆叠中的相应一个，并且其中所述存储器堆叠结构中的每一个包括相应竖直半导体通道和相应竖直存储器元件堆叠，其中：所述背侧隔离组件中的每一个包括背侧电介质隔离壁和背侧支撑柱结构的横向交替序列；所述背侧电介质隔离壁具有相应一对纵向侧壁，所述纵向侧壁平行于所述第一水平方向且沿着垂直于所述第一水平方向的第二水平方向横向间隔开；并且所述背侧支撑柱结构接触所述交替堆叠中的相应一个的凹陷的侧壁，在水平横截面图中，所述凹陷的侧壁相对于包含所述背侧电介质隔离壁与所述交替堆叠中的所述相应一个之间的界面的笔直竖直平面沿着所述第二水平方向横向凹进。2.根据权利要求1所述的三维存储器装置，其中所述背侧支撑柱结构中的每一个至少在包含所述交替堆叠的最底部表面的第一水平平面与包含所述交替堆叠的最顶部表面的第二水平平面之间竖直延伸。3.根据权利要求2所述的三维存储器装置，其中：所述背侧电介质隔离壁中的每一个至少在所述第一水平平面与所述第二水平平面之间竖直延伸；并且所述背侧电介质隔离壁中的每一个具有在水平横截面图中沿着所述第二水平方向横向间隔开均匀宽度的所述相应一对纵向侧壁。4.根据权利要求3所述的三维存储器装置，其中所述背侧支撑柱结构中的每一个具有沿着所述第二水平方向的横向范围，所述横向范围大于所述均匀宽度。5.根据权利要求4所述的三维存储器装置，其中所述背侧支撑柱结构中的每一个具有水平横截面形状，所述水平横截面形状包含：一对横向突起区，其沿着所述第二水平方向向外突出；以及一对横向凹部区，其沿着所述第一水平方向向内凹进。6.根据权利要求5所述的三维存储器装置，其中所述背侧支撑柱结构中的每一个接触所述交替堆叠中的一对相邻交替堆叠的侧壁。7.根据权利要求1所述的三维存储器装置，其中：背侧电介质隔离壁和背侧支撑柱结构的每一横向交替序列包括两行背侧支撑柱结构；每一行背侧支撑柱结构内的背侧支撑柱结构沿着所述第一水平方向布置；并且所述两行背侧支撑柱结构沿着所述第二水平方向彼此横向间隔开。8.根据权利要求1所述的三维存储器装置，其中：所述背侧电介质隔离壁中的每一个沿着所述第一水平方向的长度大于其沿着所述第二水平方向的宽度；并且所述交替堆叠中的每一个包括在所述背侧隔离组件中的一对相邻背侧隔离组件之间横向延伸的相应一组导电层。9.根据权利要求1所述的三维存储器装置，其进一步包括竖直延伸穿过所述交替堆叠
中的相应一个的支撑柱结构，其中所述支撑柱结构包括与所述背侧支撑柱结构相同的电介质材料。10.根据权利要求9所述的三维存储器装置，其中：所述支撑柱结构中的每一个具有相应的圆形或椭圆形水平横截面形状；并且所述背侧支撑柱结构中的每一个具有相应水平横截面形状，所述水平横截面形状包含与相应一对背侧电介质隔离壁接触的两个凹口区。11.根据权利要求1所述的三维存储器装置，其中所述背侧电介质隔离壁包括与所述背侧支撑柱结构不同的电介质材料。12.根据权利要求1所述的三维存储器装置，其进一步包括位于所述衬底上或内并接触所述交替堆叠的最底部表面的半导体材料层，其中所述背侧电介质隔离壁和所述背侧支撑柱结构中的每一个接触所述半导体材料层。13.根据权利要求1所述的三维存储器装置，其进一步包括作为连续材料层在所述交替堆叠上方连续延伸的触点层级电介质层，其中：所述背侧支撑柱结构中的每一个具有接触所述触点层级电介质层的底部表面的相应部分的顶部表面；并且所述背侧电介质隔离壁中的每一个具有位于包含所述触点层级电介质层的顶部表面的水平平面内的顶部表面。14.一种形成半导体结构的方法，其包括：在衬底上方形成连续绝缘层和连续牺牲材料层的至少一个竖直交替序列；穿过所述至少一个竖直交替序列形成多行背侧支撑柱结构；穿过所述至少一个竖直交替序列形成存储器堆叠结构，其中所述存储器堆叠结构中的每一个包括相应竖直半导体通道和相应竖直存储器元件堆叠；穿过所述至少一个竖直交替序列形成离散背侧沟槽的二维阵列，其中所述背侧沟槽的子集和所述背侧支撑柱结构的子集的邻接组合将所述至少一个竖直交替序列划分为绝缘层和牺牲材料层的交替堆叠，并且其中所述绝缘层中的每一个包括所述连续绝缘层中的相应一个的图案化部分，且所述牺牲材料层中的每一个包括所述连续牺牲材料层中的相应一个的图案化部分；以及通过提供将所述牺牲材料层蚀刻到所述背侧沟槽中的蚀刻剂，以及通过提供将所述导电层沉积到所述背侧沟槽中的反应物，将所述牺牲材料层替换为导电层，而所述背侧支撑柱结构为所述绝缘层提供结构支撑。15.根据权利要求14所述的方法，其中通过各向异性地蚀刻所述至少一个竖直交替序列的部分和所述背侧支撑柱结构的外围部分来形成所述离散背侧沟槽的二维阵列，其中所述背侧支撑柱结构的侧壁物理地暴露于所述背侧沟槽。16.根据权利要求14所述的方法，其中：每一行所述背侧支撑柱结构包括沿着第一水平方向布置的所述背侧支撑柱结构的子集；并且所述离散背侧沟槽的二维阵列包括沿着所述第一水平方向布置的多行离散背侧沟槽。17.根据权利要求16所述的方法，其中：所述离散背侧沟槽中的每一个包括沿着所述第一水平方向横向延伸的相应一对笔直
侧壁；并且所述背侧沟槽的相应子集和所述背侧支撑柱结构的相应子集的每一邻接组合沿着所述第一水平方向横向延伸。18.根据权利要求14所述的方法，其进一步包括与形成所述背侧支撑柱结构并行地在所述多行背侧支撑柱结构之间且穿过所述至少一个竖直交替序列形成支撑柱结构的阵列。19.根据权利要求14所述的方法，其进一步包括在所述至少一个竖直交替序列上方和在所述背侧支撑柱结构上方形成触点层级电介质层，其中离散背侧沟槽的二维周期性阵列形成为穿过所述触点层级电介质层且穿过所述至少一个竖直交替序列。20.根据权利要求19所述的方法，其进一步包括通过在所述背侧沟槽中沉积电介质填充材料而在所述背侧沟槽中形成背侧电介质隔离壁，其中所述背侧电介质隔离壁的顶部表面形成于包含所述触点层级电介质层的顶部表面的水平平面内。

技术总结
在衬底上方形成连续绝缘层和连续牺牲材料层的至少一个竖直交替序列。穿过所述至少一个竖直交替序列形成多行背侧支撑柱结构。穿过所述至少一个竖直交替序列形成存储器堆叠结构。穿过所述至少一个竖直交替序列形成离散背侧沟槽的二维阵列。所述背侧沟槽的子集和所述背侧支撑柱结构的子集的邻接组合将所述至少一个竖直交替序列划分为绝缘层和牺牲材料层的交替堆叠。将所述牺牲材料层替换为导电层，而所述背侧支撑柱结构为所述绝缘层提供结构支撑。支撑。支撑。


技术研发人员：诧摩俊介 十时悠志 岛袋诚司 樋上达也 梶原乾悟 飞冈晃洋
受保护的技术使用者：桑迪士克科技有限责任公司
技术研发日：2021.06.03
技术公布日：2023/8/14