半导体设备的制作方法

半导体设备
1.相关申请的交叉引用
2.本技术基于并要求于2022年2月9日在韩国知识产权局提交的韩国专利申请no.10-2022-0016976的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
3.实施例涉及一种半导体设备。


背景技术：

4.随着半导体设备已经缩小尺寸，动态随机存取存储器(dram)装置的尺寸也已经减小。


技术实现要素：

5.实施例可以通过提供半导体设备来实现，该半导体设备包括：
6.位线，其在衬底上在第一水平方向上延伸；沟道层，其位于位线上，沟道层在竖直方向上延伸，包括包含铟的第一氧化物半导体材料，并且具有第一侧壁和第二侧壁；字线，其位于沟道层的第一侧壁上；接触形成区域，其位于沟道层的顶表面和第二侧壁的上部上，接触形成区域包括包含铟并且具有比沟道层的电阻率低的电阻率的第二氧化物半导体材料；接触层，其位于接触形成区域上；以及电容器结构，其位于接触层的顶表面上。
7.实施例可以通过提供半导体设备来实现，该半导体设备包括：
8.位线，其在衬底上在第一水平方向上延伸；沟道层，其位于位线上，沟道层在竖直方向上延伸，包括包含铟的第一氧化物半导体材料，并且具有第一侧壁和第二侧壁；字线，其位于沟道层的第一侧壁上；接触形成区域，其位于沟道层的顶表面上，接触形成区域包括包含铟的第二氧化物半导体材料；接触层，其位于接触形成区域上；以及电容器结构，其位于接触层上，其中，沟道层具有第一铟含量，并且接触形成区域具有大于第一铟含量的第二铟含量。
9.实施例可以通过提供半导体设备来实现，该半导体设备包括：位线，其在衬底上在第一水平方向上延伸；模制层，其覆盖衬底上的位线，模制层包括模制开口；沟道层，其位于模制开口的内壁上，沟道层在第一水平方向上延伸，包括接触位线的顶表面的第一部分和在模制开口的内壁上在竖直方向上延伸的第二部分，并且包括包含铟的第一氧化物半导体材料；字线，其位于模制开口中，字线位于沟道层的第二部分的第一侧壁上；接触形成区域，其覆盖沟道层，接触形成区域包括包含铟的第二氧化物半导体材料，并且包括定位在沟道层的顶表面上的水平延伸部和定位在与沟道层的第二部分的第一侧壁相对的第二侧壁的上部上的竖直延伸部；接触层，其覆盖接触形成区域；
10.以及电容器结构，其位于接触层上，其中，沟道层具有第一铟含量，并且接触形成区域具有大于第一铟含量的第二铟含量。
附图说明
11.通过参照附图详细地描述示例性实施例，特征对于本领域技术人员而言将是显而易见的，在附图中：
12.图1是根据实施例的半导体设备的布局图；
13.图2是图1的单元阵列区域的放大布局图；
14.图3是沿着图2的线a1-a1’截取的截面图；
15.图4是图3的部分cx1的放大图；
16.图5a是示出沿着图4的扫描线sc1的铟含量的曲线图；
17.图5b是示出沿着图4的扫描线sc1的锌含量的曲线图；
18.图6是根据实施例的半导体设备的截面图；
19.图7是图6的部分cx1的放大图；
20.图8是根据实施例的半导体设备的截面图；
21.图9是图8的部分cx1的放大图；以及
22.图10至图20是根据实施例的制造半导体设备的方法中的各阶段的截面图。
具体实施方式
23.图1是根据实施例的半导体设备100的布局图。图2是图1的单元阵列区域mca的放大布局图。图3是沿着图2的线a1-a1’截取的截面图。图4是图3的部分cx1的放大图。图5a是示出沿着图4的扫描线sc1的铟含量的曲线图。图5b是示出沿着图4的扫描线sc1的锌含量的曲线图。
24.参照图1至图5b，半导体设备100可以包括衬底110，衬底110包括单元阵列区域mca和外围电路区域pca。在实施方式中，单元阵列区域mca可以是动态随机存取存储器(dram)装置的存储器单元区域，外围电路区域pca可以是dram装置的核心区域或外围电路区域。在实施方式中，外围电路区域pca可以包括外围电路晶体管，外围电路晶体管用于将信号和/或电力发送到包括在单元阵列区域mca中的存储器单元阵列。在实施方式中，外围电路晶体管可以构成诸如命令解码器、控制逻辑、地址缓冲器、行解码器、列解码器、读出放大器或数据输入/输出电路的各种电路。
25.如图2中所示，在衬底110的单元阵列区域mca上，可以布置在第一水平方向x上延伸的多条字线wl和在第二水平方向y上延伸的多条位线bl。多个单元晶体管ctr可以位于多条字线wl和多条位线bl之间的交叉点处。多个单元电容器cap可以分别位于多个单元晶体管ctr上。
26.多条字线wl可以包括在第二水平方向y上交替地布置的第一字线wl1和第二字线wl2，多个单元晶体管ctr可以包括在第二水平方向y上交替地布置的第一单元晶体管ctr1和第二单元晶体管ctr2。第一单元晶体管ctr1可以定位在第一字线wl1上，第二单元晶体管ctr2可以定位在第二字线wl2上。
27.第一单元晶体管ctr1和第二单元晶体管ctr2可以彼此镜面对称。在实施方式中，第一单元晶体管ctr1和第二单元晶体管ctr2可以关于第一单元晶体管ctr1与第二单元晶体管ctr2之间的在第一水平方向x上延伸的中心线镜面对称。
28.在实施方式中，多条字线wl中的每一条的宽度可以为1f，多条字线wl的节距(例
如，宽度和间隔之和)可以为2f，多条位线bl中的每一条的宽度可以为1f，多条位线bl的节距(即，宽度和间隔之和)可以为2f，并且用于形成一个单元晶体管ctr的单位面积可以为4f2。在实施方式中，单元晶体管ctr可以具有需要相对小的单位面积的交叉点类型，并且半导体设备100可以是高度集成的。
29.如图3中所示，下绝缘层112可以位于衬底110上。衬底110可以包括硅(例如，单晶硅、多晶硅或非晶硅)。在实施方式中，衬底110可以包括例如ge、sige、sic、gaas、inas或inp。在一些实施例中，衬底110可以包括导电区域(例如，掺杂有杂质的阱或掺杂有杂质的结构)。下绝缘层112可以包括氧化物膜、氮化物膜或它们的组合。如本文中使用的，术语“或”不是排他性术语，例如，“a或b”将包括a、b、或者a和b。
30.在第二水平方向y上延伸的位线bl可以位于下绝缘层112上。在实施方式中，位线bl可以包括例如ti、tin、ta、tan、w、wn、tisin、wsin、多晶硅或它们的组合。在实施方式中，位线bl可以包括导电层122以及位于导电层122的顶表面和底表面上的导电势垒层124。在第二水平方向y上延伸的位线绝缘层可以位于位线bl的侧壁上。在实施方式中，位线绝缘层可以填充两条相邻的位线bl之间的空间，并且可以位于与位线bl相同的高度(例如，在竖直方向z上距衬底110的距离)处。
31.模制层130可以位于位线bl和位线绝缘层上。模制层130可以包括多个模制开口130h。多个模制开口130h可以包括彼此相对的第一侧壁130h1和第二侧壁130h2。位线bl的顶表面可以在多个模制开口130h中的每一个的底部处被暴露。模制层130可以包括氧化硅、氮化硅或氮氧化硅。
32.多个沟道层140可以位于多个模制开口130h的内壁上。多个沟道层140中的每一个可以包括从多个模制开口130h中的每一个的底部起在第二水平方向y上(例如，纵向地)延伸的第一部分140p1以及连接到第一部分140p1并且位于多个模制开口130h中的每一个的第一侧壁130h1和第二侧壁130h2上的第二部分140p2。在实施方式中，多个沟道层140中的每一个可以具有大致u形的竖直截面。多个沟道层140中的每一个的第二部分140p2可以包括彼此相对的第一侧壁140s1和第二侧壁140s2，并且第二侧壁140s2可以接触模制层130。多个沟道层140中的每一个可以具有位于比模制层130的顶表面高的水平处的顶表面，并且第二侧壁140s2的上部可以不被模制层130围绕。
33.在实施方式中，多个沟道层140可以包括第一氧化物半导体材料。在实施方式中，第一氧化物半导体材料可以包括铟。在实施方式中，第一氧化物半导体材料可以包括例如ingazno
x
(igzo)、sn掺杂的igzo、w掺杂的igzo或inzno
x
(izo)。
34.栅极绝缘层150和字线wl可以顺序地位于多个沟道层140中的每一个的第一侧壁140s1上。在实施方式中，栅极绝缘层150可以共形地位于多个沟道层140中的每一个的第一部分140p1的顶表面和第二部分140p2的第一侧壁140s1上。字线wl可以位于多个沟道层140中的每一个的第一部分140p1的顶表面和第二部分140p2的第一侧壁140s1上，并且栅极绝缘层150可以位于字线wl与沟道层140之间。
35.在实施方式中，具有u形的竖直截面的沟道层140可以位于一个模制开口130h中，并且两条字线wl可以在一个模制开口130h中在沟道层140上彼此间隔开。一条字线wl可以面对沟道层140的一个第二部分140p2，并且另一字线wl可以面对沟道层140的另一第二部分140p2。一条字线wl、沟道层140的一个第二部分140p2、以及该条字线wl与所述一个第二
部分140p2之间的栅极绝缘层150可以构成第一单元晶体管ctr1，并且另一字线wl、沟道层140的另一第二部分140p2、以及所述另一字线wl与所述另一第二部分140p2之间的栅极绝缘层150可以构成第二单元晶体管ctr2。在实施方式中，第一单元晶体管ctr1和第二单元晶体管ctr2可以在一个模制开口130h中彼此镜面对称地布置。
36.在实施方式中，栅极绝缘层150可以由例如具有比氧化硅的介电常数高的介电常数的高k电介质材料或者铁电材料形成。在实施方式中，栅极绝缘层150可以由例如氧化铪(hfo)、硅酸铪(hfsio)、氮氧化铪(hfon)、氮氧化铪硅(hfsion)、氧化镧(lao)、氧化镧铝(laalo)、氧化锆(zro)、硅酸锆(zrsio)、氮氧化锆(zron)、氮氧化锆硅(zrsion)、氧化钽(tao)、氧化钛(tio)、氧化钡锶钛(basrtio)、氧化钡钛(batio)、锆钛酸铅(pzt)、钽酸锶铋(stb)、氧化铋铁(bfo)、氧化锶钛(srtio)、氧化钇(yo)、氧化铝(alo)或氧化钪铅钽(scpbtao)形成。
37.在实施方式中，字线wl可以包括例如ti、tin、ta、tan、w、wn、tisin、wsin、多晶硅或它们的组合。
38.接触形成区域142可以位于多个沟道层140中的每一个的顶表面和第二侧壁140s2的上部上。接触形成区域142可以包括第二氧化物半导体材料。在实施方式中，第二氧化物半导体材料可以包括铟。在实施方式中，第二氧化物半导体材料可以包括例如igzo、sn掺杂的igzo、w掺杂的igzo或izo。在实施方式中，接触形成区域142(例如，第二氧化物半导体材料)可以具有比沟道层140的电阻率(例如，第一氧化物半导体材料的电阻率)低的电阻率。
39.在实施方式中，接触形成区域142可以包括位于沟道层140的顶表面上的水平延伸部142h、以及位于沟道层140的第二侧壁140s2的上部上的竖直延伸部142v。水平延伸部142h可以连接到竖直延伸部142v的上端，使得接触形成区域142具有倒l形的竖直截面。
40.在实施方式中，可以通过对沟道层140的顶表面和第二侧壁140s2的暴露的表面执行表面处理来形成接触形成区域142。由于表面处理，可以从距沟道层140的顶表面和第二侧壁140s2具有特定深度的部分去除一些原子(例如，锌原子)，并且接触形成区域142可以包括具有与沟道层140的第一氧化物半导体材料的原子比或化学计量不同的原子比或化学计量的第二氧化物半导体材料。
41.在实施方式中，沟道层140可以包括氧化铟镓锌，并且可以具有第一铟含量c_in1和第一锌含量c_zn1。接触形成区域142可以包括氧化铟镓锌，并且可以具有第二铟含量c_in2和第二锌含量c_zn2。第二铟含量c_in2可以与第一铟含量c_in1不同，并且第二锌含量c_zn2可以与第一锌含量c_zn1不同。
42.如图5a中所示，沟道层140可以具有第一铟含量c_in1，并且接触形成区域142可以具有大于第一铟含量c_in1的第二铟含量c_in2。如图5b中所示，沟道层140可以具有第一锌含量c_zn1，并且接触形成区域142可以具有小于第一锌含量c_zn1的第二锌含量c_zn2。在实施方式中，当与沟道层140相比时，接触形成区域142可以是富铟区域。
43.在图5a和图5b中示意性地示出沿着扫描线sc1测量的沟道层140和接触形成区域142中的铟含量和锌含量。在实施方式中，铟含量和锌含量的相对大小或比例可以改变。可以通过使用能够元素分析的分析设备(诸如能量色散x射线光谱仪(edx))来测量铟含量和锌含量。
44.在包括铟、镓和锌的氧化物半导体材料中，载流子迁移率可以随着铟含量增加而
提高。在实施方式中，接触形成区域142可以具有大于沟道层140的第一铟含量c_in1的第二铟含量c_in2，并且接触形成区域142可以具有改善的载流子迁移率和减小的接触电阻。
45.在实施方式中，接触形成区域142的竖直延伸部142v和水平延伸部142h可以位于比模制层130的顶表面高的竖直水平处。在实施方式中，竖直延伸部142v的侧壁142s可以与沟道层140的第二侧壁140s2对准(例如，竖直延伸部142v的侧壁142s可以与沟道层140的第二侧壁140s2的下部共面)，并且竖直延伸部142v的侧壁142s可以不被模制层130围绕，并且可以不接触模制层130。
46.接触形成区域142的水平延伸部142h可以在竖直方向z上具有第一高度h1，并且接触形成区域142的竖直延伸部142v可以在第二水平方向y上具有第一宽度w1。在实施方式中，第一高度h1和第一宽度w1中的每一个可以在例如大约1埃至大约20埃的范围内。在实施方式中，第一高度h1可以在例如第一宽度w1的大约80％至大约120％的范围内。
47.接触层170可以位于接触形成区域142上。接触层170可以在覆盖接触形成区域142的竖直延伸部142v和水平延伸部142h的同时延伸到模制层130。在实施方式中，接触层170可以具有倒l形的竖直截面。在实施方式中，接触层170可以包括例如ti、tin、ta、tan、w、wn、tisin、wsin、多晶硅或它们的组合。
48.如图4中所示，接触形成区域142可以位于接触层170与沟道层140之间，使得接触层170不直接接触沟道层140。
49.绝缘衬里182a和第一绝缘层182b可以在多个模制开口130h中的每一个中定位在两条字线wl之间，并且第二绝缘层184可以位于两条字线wl上。在实施方式中，第三绝缘层186可以位于接触层170的两个侧壁上。在实施方式中，绝缘衬里182a可以包括氮化硅，并且第一绝缘层182b可以包括氧化硅。第二绝缘层184和第三绝缘层186中的每一个可以包括氮化硅。
50.蚀刻停止膜188可以位于接触层170和第三绝缘层186上。蚀刻停止膜188可以包括开口188h，并且接触层170的顶表面可以在开口188h的底部处被暴露。
51.电容器结构190可以位于蚀刻停止膜188上。电容器结构190可以包括下电极192、电容器电介质层194和上电极196。下电极192的底部的侧壁可以位于蚀刻停止膜188的开口188h中，并且下电极192可以在竖直方向z上延伸。电容器电介质层194可以位于下电极192的侧壁上，并且上电极196可以覆盖电容器电介质层194上的下电极192。
52.dram装置的单元晶体管可以具有使用硅衬底的一部分作为沟道区域的埋置的沟道阵列晶体管(bcat)结构。随着dram装置的集成的程度提高，单元晶体管的尺寸可以减小，从而增大来自单元晶体管的沟道区域的泄漏电流。
53.在实施方式中，可以通过使用诸如氧化铟镓锌的氧化物半导体材料来形成沟道层，并且因此，可以显著地减小泄漏电流。此外，可以通过使用对沟道层140的面对接触层170的侧壁和顶表面的表面处理工艺并且通过表面处理工艺中的锌原子的受控去除来形成接触形成区域142，与沟道层140相比，接触形成区域142可以具有减小的电阻率。因此，半导体设备100可以具有减小的泄漏电流和减小的接触电阻，并且可以具有优异的电特性。
54.图6是根据实施例的半导体设备100a的截面图。图7是图6的部分cx1的放大图。
55.参照图6和图7，接触形成区域142a的竖直延伸部142v的侧壁142s可以相对于沟道层140的第二侧壁140s2(例如，沟道层140的下部)向内凹陷。在实施方式中，水平延伸部
142h的顶表面可以位于比与水平延伸部142h相邻的栅极绝缘层150的顶表面低的水平处。
56.在实施方式中，可以通过对沟道层140的顶表面和第二侧壁140s2的暴露的表面执行表面处理来形成接触形成区域142a。由于表面处理，可以从距沟道层140的顶表面和第二侧壁140s2具有特定深度的部分去除一些原子(例如，锌原子)，并且接触形成区域142a可以包括具有与包括在沟道层140中的第一氧化物半导体材料的原子比或化学计量不同的原子比或化学计量的第二氧化物半导体材料。
57.在表面处理期间，接触形成区域142a的一些部分可以被去除特定深度(例如，10埃或更小的厚度)，并且因此，接触形成区域142a的侧壁142s可以相对于沟道层140向内凹陷。
58.接触形成区域142a的水平延伸部142h可以在竖直方向z上具有第一高度h1a，并且接触形成区域142a的竖直延伸部142v可以在第二水平方向y上具有第一宽度w1a。在实施方式中，第一高度h1a和第一宽度w1a中的每一个可以在例如大约1埃至大约20埃的范围内。在实施方式中，第一高度h1a可以在例如第一宽度w1a的80％至120％的范围内。
59.图8是根据实施例的半导体设备100b的截面图。图9是图8的部分cx1的放大图。
60.参照图8和图9，沟道层140的基本上整个第二侧壁140s2可以被模制层130b围绕，并且接触形成区域142b可以位于沟道层140的顶表面上。此外，接触层170b可以覆盖接触形成区域142b，并且可以在沟道层140和模制层130b上具有在水平方向上延伸的平坦的底表面。
61.在实施方式中，可以通过对沟道层140的顶表面执行表面处理来形成接触形成区域142b。在模制层130b围绕沟道层140的整个第二侧壁140s2的状态下，可以仅暴露出沟道层140的顶表面，并且由于对沟道层140的顶表面的表面处理，可以从距沟道层140的顶表面具有特定深度的部分去除一些原子(例如，锌原子)。作为表面处理的结果，接触形成区域142b可以包括具有与包括在沟道层140中的第一氧化物半导体材料的原子比或化学计量不同的原子比或化学计量的第二氧化物半导体材料。
62.接触形成区域142b可以在竖直方向z上具有第一高度h1b。在实施方式中，第一高度h1b可以在例如大约1埃至大约20埃的范围内。
63.图10至图20是根据实施例的制造半导体设备100的方法中的各阶段的截面图。在图10至图20中，与图1至图9中的附图标记相同的附图标记表示相同的元件。
64.参照图10，可以在衬底110上形成下绝缘层112。接下来，可以在下绝缘层112上形成在第二水平方向y上延伸的多条位线bl和填充多条位线bl之间的空间的位线绝缘层。
65.在实施方式中，多条位线bl中的每一条可以包括顺序地定位的导电势垒层124、导电层122和导电势垒层124。在实施方式中，可以在下绝缘层112上形成位线绝缘层，可以通过经由使用掩模图案将位线绝缘层图案化来形成位线形成空间，并且可以在位线形成空间中顺序地形成导电势垒层124、导电层122和导电势垒层124。接下来，可以通过去除导电势垒层124、导电层122和导电势垒层124的上部直至暴露出位线绝缘层的顶表面为止来形成多条位线bl。
66.参照图11，可以在多条位线bl和位线绝缘层上形成模制层130。通过使用例如氧化硅、氮化硅或氮氧化硅，模制层130可以被形成为在竖直方向z上具有相对大的高度。
67.接下来，可以在模制层130上形成掩模图案，并且可以通过使用掩模图案作为蚀刻掩模来形成多个模制开口130h。可以在多个模制开口130h的底部暴露出位线bl的顶表面。
多个模制开口130h可以包括彼此相对的第一侧壁130h1和第二侧壁130h2。
68.参照图12，可以在模制层130上形成初始沟道层140l，以共形地覆盖模制开口130h的内壁。
69.在实施方式中，可以通过使用第一氧化物半导体材料来形成初始沟道层140l。在实施方式中，第一氧化物半导体材料可以包括铟。在实施方式中，第一氧化物半导体材料可以包括例如igzo、sn掺杂的igzo、w掺杂的igzo或izo。第一氧化物半导体材料可以具有第一铟含量c_in1(参见图5a)和第一锌含量c_zn1(参见图5b)。
70.在实施方式中，可以通过使用例如化学气相沉积(cvd)、低压cvd、等离子体增强cvd、金属有机cvd(mocvd)或原子层沉积来形成初始沟道层140l。
71.接下来，可以在初始沟道层140l上顺序地形成栅极绝缘层150和栅电极层160l。
72.栅极绝缘层150可以由例如(具有比氧化硅的介电常数高的介电常数的)高k电介质材料或铁电材料形成。在实施方式中，栅极绝缘层150可以由例如hfo、hfsio、hfon、hfsion、lao、laalo、zro、zrsio、zron、zrsion、tao、tio、basrtio、batio、pzt、stb、bfo、srtio、yo、alo或pbsctao形成。
73.在实施方式中，可以通过使用ti、tin、ta、tan、w、wn、tisin、wsin、多晶硅或它们的组合来形成栅电极层160l。
74.参照图13，可以对栅电极层160l执行各向异性蚀刻工艺，使得栅电极层160l的位于模制开口130h的底部上的部分被去除，并且栅电极层160l留在模制开口130h的第一侧壁130h1和第二侧壁130h2上。由于各向异性蚀刻工艺，也可以去除栅电极层160l的位于模制层130的顶表面的部分。
75.在实施方式中，栅电极层160l可以被分离成分别定位在多个模制开口130h中的每一个的第一侧壁130h1和第二侧壁130h2上的两条字线wl。
76.还可以通过各向异性蚀刻工艺去除栅极绝缘层150的位于模制开口130h的底部的部分，并且因此，可以在模制开口130h的底部处暴露出初始沟道层140l的顶表面。此外，由于各向异性蚀刻工艺，可以去除栅极绝缘层150的位于模制层130的顶表面上的部分，并且可以暴露出初始沟道层140l的顶表面。
77.参照图14，可以在模制开口130h中形成绝缘衬里182a和第一绝缘层182b。绝缘衬里182a和第一绝缘层182b可以位于两条相邻的字线wl之间，并且绝缘衬里182a可以位于初始沟道层140l的顶表面上。
78.参照图15，可以通过回蚀工艺或平面化工艺去除绝缘衬里182a和初始沟道层140l的位于模制层130的顶表面上的部分，使得沟道层140保留在模制开口130h中。
79.由于回蚀工艺或平面化工艺，可以在模制开口130h中形成具有u形的竖直截面的沟道层140。此外，随着初始沟道层140l的位于模制层130的顶表面上的部分被去除，可以暴露出模制层130的顶表面。
80.在实施方式中，沟道层140可以包括在第二水平方向y上延伸的第一部分140p1以及连接到第一部分140p1的两端并且在竖直方向z上延伸的第二部分140p2。第二部分140p2的第一侧壁140s1可以被栅极绝缘层150围绕、面对或接触栅极绝缘层150，并且第二部分140p2的第二侧壁140s2可以被模制层130围绕、面对或接触模制层130。在实施方式中，沟道层140的顶表面可以位于与模制层130的顶表面相同的水平处。
81.接下来，可以通过回蚀工艺去除字线wl的上部的位于模制开口130h中的部分。在回蚀工艺中，也可以去除绝缘衬里182a的上部的一部分和第一绝缘层182b的上部的一部分。
82.接下来，可以形成填充模制开口130h的入口的第二绝缘层184。具有平坦的底表面的第二绝缘层184可以位于字线wl、绝缘衬里182a和第一绝缘层182b的顶表面上。
83.因此，可以在模制开口130h中形成第一单元晶体管ctr1和第二单元晶体管ctr2。第一单元晶体管ctr1和第二单元晶体管ctr2可以彼此镜面对称。
84.参照图16，可以通过对模制层130的顶表面执行凹陷工艺来去除模制层130的上部的一部分。作为凹陷工艺的结果，模制层130的顶表面可以位于比沟道层140的顶表面和第二绝缘层184的顶表面低的水平处，并且沟道层140的第二侧壁140s2的上部可以暴露于模制层130的外部。
85.参照图17，可以通过对暴露的沟道层140的第二侧壁140s2和顶表面执行表面处理工艺p10来形成接触形成区域142。
86.在实施方式中，表面处理工艺p10可以包括将沟道层140的暴露的表面浸入表面处理溶液中第一处理时段。在实施方式中，第一处理时段可以在例如20秒至150秒的范围内。
87.在实施方式中，表面处理溶液可以是氢氧化铵(nh4oh)、过氧化氢(h2o2)和水(h2o)的混合溶液。在实施方式中，氢氧化铵(nh4oh):过氧化氢(h2o2):水(h2o)可以以1:1～20:5～100的(例如，体积)比包括在表面处理溶液中。可以在20℃至90℃的温度下执行使用表面处理溶液的表面处理工艺p10。
88.在实施方式中，表面处理溶液可以包括例如过氧化氢(h2o2)和水(h2o)的混合溶液。在实施方式中，过氧化氢(h2o2):水(h2o)可以以1:0.01～10的(例如，体积)比包括在表面处理溶液中。可以在20℃至90℃的温度下执行使用表面处理溶液的表面处理工艺p10。
89.在表面处理工艺p10期间，可以从定位在距沟道层140的表面特定厚度或深度内的区域选择性地去除特定原子(例如，锌)。在实施方式中，在表面处理工艺p10期间，可以从沟道层140的表面以比铟原子高的速率去除锌原子。特定原子从沟道层140被选择性地去除的区域可以是具有相对高的铟含量的富铟区域，并且富铟区域可以被称作接触形成区域142。
90.在实施方式中，沟道层140可以包括第一氧化物半导体材料，并且可以具有第一铟含量c_in1(参见图5a)和第一锌含量c_zn1(参见图5b)，并且接触形成区域142可以包括第二氧化物半导体材料，并且可以具有第二铟含量c_in2(参见图5a)和第二锌含量c_zn2(参见图5b)。第二铟含量c_in2可以大于第一铟含量c_in1，并且第二锌含量c_zn2可以小于第一锌含量c_zn1。
91.接触形成区域142可以包括在第二水平方向y上延伸的水平延伸部142h和在竖直方向z上延伸的竖直延伸部142v，并且可以位于比模制层130的顶表面高的竖直水平处。接触形成区域142可以具有倒l形的竖直截面。
92.表面处理工艺p10可以基本上不影响包括在沟道层140中的第一氧化物半导体材料的原子比或化学计量，并且可以基本上不损坏在表面处理工艺p10期间暴露于表面处理溶液的第二绝缘层184和模制层130。因此，表面处理工艺p10可以仅选择性地去除特定原子(例如，锌)，并且可以在表面处理工艺p10之后不需要单独的附加工艺。
93.此外，在表面处理工艺p10期间，在不去除接触形成区域142的侧壁的情况下，接触
形成区域142的侧壁142s可以与沟道层140的第二侧壁140s2对准(或接触形成区域142的侧壁142s可以与沟道层140的第二侧壁140s2共面)。
94.参照图18，可以在接触形成区域142、模制层130和第二绝缘层184上形成接触导电层170l。
95.在实施方式中，接触导电层170l可以包括ti、tin、ta、tan、w、wn、tisin、wsin、多晶硅或它们的组合。
96.参照图19，可以在接触导电层170l上形成掩模图案，可以通过经由使用掩模图案去除接触导电层170l的一部分来形成接触层170，并且可以在接触导电层170l被去除的区域中形成第三绝缘层186。
97.在实施方式中，第三绝缘层186可以由氮化硅形成。在实施方式中，接触层170的侧壁可以被第三绝缘层186围绕，并且接触层170的底表面可以在覆盖接触形成区域142的侧壁142s和顶表面的同时延伸到模制层130。
98.参照图20，可以在接触层170和第三绝缘层186上形成蚀刻停止膜188。蚀刻停止膜188可以包括开口188h，并且可以在开口188h的底部处暴露出接触层170的顶表面。
99.接下来，可以在蚀刻停止膜188上顺序地形成下电极192、电容器电介质层194和上电极196。
100.可以通过执行以上工艺来完成半导体设备100。
101.根据实施例，在执行模制层130的凹陷工艺之后，可以对沟道层140的第二侧壁140s2和暴露的顶表面执行使用表面处理溶液的表面处理工艺p10。作为表面处理工艺p10的结果，可以从沟道层140选择性地去除特定原子(例如，锌)，并且因此，可以形成接触形成区域142。接触形成区域142可以具有比沟道层140的锌含量小的锌含量，可以具有比沟道层140的铟含量大的铟含量，并且可以具有比沟道层140的电阻率小的电阻率。因此，半导体设备100可以具有减小的泄漏电流和减小的接触电阻。
102.在实施方式中，在不在图17中的表面处理工艺p10期间去除接触形成区域142的侧壁的情况下，接触形成区域142的侧壁142s和沟道层140的第二侧壁140s2可以彼此对准(或彼此共面)。在实施方式中，接触形成区域142的侧壁142s可以被去除特定厚度。在实施方式中，接触形成区域142的侧壁142s可以相对于沟道层140的第二侧壁140s2向内凹陷，并且可以制造参照图6和图7描述的半导体设备100a。
103.在实施方式中，通过执行图16中的模制层130的凹陷工艺，沟道层140的第二侧壁140s2可以暴露于模制层130的外部。在实施方式中，在不执行模制层130的凹陷工艺的情况下，沟道层140的整个第二侧壁140s2可以被模制层130围绕。在此情况下，可以在仅暴露出沟道层140的顶表面的状态下执行参照图17描述的表面处理工艺p10，并且可以制造参照图8和图9描述的半导体设备100b。
104.通过总结和回顾，在具有其中一个电容器连接到一个晶体管的1t-1c结构的dram装置中，通过沟道区域的泄漏电流可以随着装置的尺寸减小而增大。为了减少泄漏电流，晶体管可以使用氧化物半导体材料作为沟道层。
105.一个或多个实施例可以提供包括电容器结构的半导体设备。
106.一个或多个实施例可以提供其中泄漏电流可以减小并且接触电阻可以减小的半导体设备。
107.一个或多个实施例可以提供制造其中泄漏电流可以减小并且接触电阻可以减小的半导体设备的方法。
108.在本文中已经公开了示例实施例，并且尽管采用了特定术语，但是将以一般性和描述性的含义而非出于限制的目的来使用和解释它们。在一些情况下，如本领域普通技术人员自提交本技术起将显而易见的是，除非另外具体指示，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中所阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

技术特征：
1.一种半导体设备，包括：位线，其在衬底上在第一水平方向上延伸；沟道层，其位于所述位线上，所述沟道层在竖直方向上延伸，包括包含铟的第一氧化物半导体材料，并且具有第一侧壁和第二侧壁；字线，其位于所述沟道层的第一侧壁上；接触形成区域，其位于所述沟道层的顶表面和第二侧壁的上部上，所述接触形成区域包括包含铟并且具有低于所述沟道层的电阻率的电阻率的第二氧化物半导体材料；接触层，其位于所述接触形成区域上；以及电容器结构，其位于所述接触层的顶表面上。2.根据权利要求1所述的半导体设备，其中：所述第一氧化物半导体材料包括ingazno
x
、sn掺杂的ingazno
x
、w掺杂的ingazno
x
或inzno
x
，并且所述第二氧化物半导体材料包括ingazno
x
、sn掺杂的ingazno
x
、w掺杂的ingazno
x
或inzno
x
。3.根据权利要求2所述的半导体设备，其中：所述沟道层具有第一铟含量，并且所述接触形成区域具有大于所述第一铟含量的第二铟含量。4.根据权利要求2所述的半导体设备，其中：所述沟道层具有第一锌含量，并且所述接触形成区域具有小于所述第一锌含量的第二锌含量。5.根据权利要求1所述的半导体设备，其中，所述接触形成区域包括：水平延伸部，其位于所述沟道层的顶表面上，以及竖直延伸部，其位于所述沟道层的第二侧壁的上部上。6.根据权利要求5所述的半导体设备，还包括围绕所述沟道层的第二侧壁的模制层，其中，所述接触形成区域的竖直延伸部和水平延伸部位于比所述模制层的顶表面高的竖直水平处。7.根据权利要求6所述的半导体设备，其中：所述接触形成区域的竖直延伸部的侧壁与所述沟道层的第二侧壁对准，并且所述竖直延伸部的侧壁不被所述模制层围绕。8.根据权利要求6所述的半导体设备，其中：所述接触层覆盖所述接触形成区域的所述竖直延伸部的侧壁和所述水平延伸部的顶表面，并且所述接触层接触所述模制层的顶表面。9.根据权利要求6所述的半导体设备，其中，所述接触形成区域的竖直延伸部的侧壁相对于所述沟道层的第二侧壁向内凹陷。10.根据权利要求6所述的半导体设备，其中：所述接触形成区域的水平延伸部在所述竖直方向上具有第一高度，所述接触形成区域的竖直延伸部在所述第一水平方向上具有第一宽度，并且所述第一高度在所述第一宽度的80％至120％的范围内。
11.一种半导体设备，包括：位线，其在衬底上在第一水平方向上延伸；沟道层，其位于所述位线上，所述沟道层在竖直方向上延伸，包括包含铟的第一氧化物半导体材料，并且具有第一侧壁和第二侧壁；字线，其位于所述沟道层的第一侧壁上；接触形成区域，其位于所述沟道层的顶表面上，所述接触形成区域包括包含铟的第二氧化物半导体材料；接触层，其位于所述接触形成区域上；以及电容器结构，其位于所述接触层上，其中：所述沟道层具有第一铟含量，并且所述接触形成区域具有大于所述第一铟含量的第二铟含量。12.根据权利要求11所述的半导体设备，其中：所述第一氧化物半导体材料包括ingazno
x
、sn掺杂的ingazno
x
、w掺杂的ingazno
x
或inzno
x
，并且所述第二氧化物半导体材料包括ingazno
x
、sn掺杂的ingazno
x
、w掺杂的ingazno
x
或inzno
x
。13.根据权利要求12所述的半导体设备，其中：所述沟道层具有第一锌含量，并且所述接触形成区域具有小于所述第一锌含量的第二锌含量。14.根据权利要求11所述的半导体设备，其中，所述接触形成区域包括：水平延伸部，其位于所述沟道层的顶表面上，以及竖直延伸部，其连接到所述水平延伸部，所述竖直延伸部位于所述沟道层的第二侧壁的上部上。15.根据权利要求14所述的半导体设备，还包括围绕所述沟道层的第二侧壁的模制层，其中：所述接触形成区域的竖直延伸部的侧壁与所述沟道层的第二侧壁对准，并且所述竖直延伸部的侧壁不接触所述模制层。16.根据权利要求15所述的半导体设备，其中：所述接触层覆盖所述接触形成区域的所述竖直延伸部的侧壁和所述水平延伸部的顶表面，并且所述接触层接触所述模制层的顶表面。17.根据权利要求14所述的半导体设备，其中：所述接触形成区域的竖直延伸部在所述第一水平方向上具有第一宽度，所述接触形成区域的水平延伸部在所述竖直方向上具有第一高度，并且所述第一高度在所述第一宽度的80％至120％的范围内。18.一种半导体设备，包括：位线，其在衬底上在第一水平方向上延伸；模制层，其覆盖所述衬底上的所述位线，所述模制层包括模制开口；
沟道层，其位于所述模制开口的内壁上，所述沟道层在所述第一水平方向上延伸，包括接触所述位线的顶表面的第一部分和在所述模制开口的内壁上在竖直方向上延伸的第二部分，并且包括包含铟的第一氧化物半导体材料；字线，其位于所述模制开口中，所述字线位于所述沟道层的第二部分的第一侧壁上；接触形成区域，其覆盖所述沟道层，所述接触形成区域包括包含铟的第二氧化物半导体材料，并且包括定位在所述沟道层的顶表面上的水平延伸部和定位在与所述沟道层的第二部分的第一侧壁相对的第二侧壁的上部上的竖直延伸部；接触层，其覆盖所述接触形成区域；以及电容器结构，其位于所述接触层上，其中：所述沟道层具有第一铟含量，并且所述接触形成区域具有大于所述第一铟含量的第二铟含量。19.根据权利要求18所述的半导体设备，其中：所述接触形成区域的竖直延伸部的侧壁与所述沟道层的第二侧壁对准，并且所述竖直延伸部的侧壁不接触所述模制层。20.根据权利要求18所述的半导体设备，其中，所述接触层接触所述模制层的顶表面。

技术总结
一种半导体设备包括：位线，其在衬底上在第一水平方向上延伸；沟道层，其位于位线上，沟道层在竖直方向上延伸，包括包含铟的第一氧化物半导体材料，并且具有第一侧壁和第二侧壁；字线，其位于沟道层的第一侧壁上；接触形成区域，其位于沟道层的顶表面和第二侧壁的上部上，接触形成区域包括包含铟并且具有比沟道层的电阻率低的电阻率的第二氧化物半导体材料；接触层，其位于接触形成区域上；以及电容器结构，其位于接触层的顶表面上。其位于接触层的顶表面上。其位于接触层的顶表面上。


技术研发人员：金台原 尹智园 金俞琳 李柾汉 卓容奭
受保护的技术使用者：三星电子株式会社
技术研发日：2023.01.30
技术公布日：2023/8/14