存储器装置阵列中的均匀电压降的制作方法

1.本发明涉及例如相变存储器(pcm)装置等存储器装置阵列，且更明确地说，涉及pcm装置阵列及其制造技术，所述pcm装置阵列具有在加热器图案化期间形成的集成电阻器以用于pcm装置之间的均匀电压降。


背景技术：

2.硫属化物是一类新兴的电子材料，其展现切换、存储器、逻辑及处理功能性。一种类型的硫属化物存储器装置利用可用于活性硫属化物材料的宽范围的电阻值作为存储器操作的基础。即，每个电阻值对应于硫属化物材料的不同结构状态。可以选择一个或多个状态，并将其用于定义操作存储器状态。
3.硫属化物材料呈现晶态或晶相，以及非晶态或晶相。在给定的硫属化物材料的体积或区域中，硫属化物材料的不同结构状态在晶相和非晶相的相对比例方面是不同的。电阻值的范围由硫属化物材料的置位(set)状态和重置(reset)状态限定。set态是低电阻结构态，其电特性主要由硫属化物材料的结晶部分控制。reset状态是高电阻结构状态，其电特性主要由硫属化物材料的非晶部分控制。
4.硫属化物存储装置可以电阻存储单元阵列的形式实现。然而，当这些存储单元阵列变大时，第一存储单元的线路电阻与最后存储单元的线路电阻之间存在显著差异。此电阻差可导致存储器单元之间的大电压降，从而影响读取和写入性能。
5.因此，将需要用于在存储器单元的交叉式阵列中实现均匀电压降的技术。


技术实现要素：

6.本发明提供pcm装置阵列及其制造技术，该阵列具有在加热器图案化期间形成的集成电阻器，用于pcm装置之间的均匀电压降。在本发明的一个方面中，提供了一种pcm装置。pcm装置包括：至少一个pcm单元，其包含安置于加热器上的相变材料；以及与所述至少一个pcm单元串联的至少一个电阻器，其中所述至少一个电阻器包含与所述加热器相同的材料组合。
7.在本发明的另一方面中，提供一种存储器阵列。该存储器阵列包括：一组第一金属线；一组第二金属线；以及pcm装置，其在所述一组第一金属线与所述一组第二金属线之间，其中所述pcm装置中的每一个pcm装置包括pcm单元和电阻器，所述pcm单元包括设置在加热器上的相变材料，所述电阻器与所述pcm单元串联，其中所述电阻器包括与所述加热器相同的材料组合，并且其中所述pcm单元存在于所述一组第一金属线与所述一组第二金属线的交叉点处。
8.在本发明的又一方面中，提供一种形成pcm装置的方法。该方法包括：同时由相同材料组合在底部电极上形成加热器及电阻器；在加热器上形成相变材料；以及在所述相变材料上形成顶部电极，其中所述底部电极、所述加热器、所述相变材料及所述顶部电极形成pcm单元。
9.通过参考以下详细描述和附图，将获得对本发明的更完整理解以及本发明的进一步特征和优点。
附图说明
10.图1是示出根据本发明的实施例的相变存储器(pcm)装置的存储器阵列的图，每个pcm装置包括pcm单元和集成串联电阻器；
11.图2是说明根据本发明的实施例的示范性pcm单元的截面图；
12.图3是示出根据本发明实施例的示例性集成串联电阻器的俯视的示图；
13.图4是示出根据本发明实施例的第一金属层mx、至少一个底部电极和光刻堆叠的截面图，该第一金属层mx包括已经形成在衬底上的层间电介质(ild)中的第一金属线，该至少一个底部电极已经形成在第一金属线上方的第二ild中，该光刻堆叠包括已经形成在第二ild上的硬掩模层、有机平面化层(opl)、抗反射涂层(arc)和图案化的光刻胶；
14.图5是示出根据本发明的实施例的已被图案化的光刻胶的俯视的图，其中加热器和集成串联电阻器的覆盖区和位置已被图案化；
15.图6是示出根据本发明的实施例的已被转移到硬掩模层的来自图案化的光刻胶的图案的截面图；
16.图7是示出了根据本发明的实施例的硬掩模层的俯视的图，该硬掩模层包含对应于加热器的覆盖区和位置的(第一)图案和对应于集成串联电阻器的覆盖区和位置的(第二)图案；
17.图8是示出根据本发明的实施例的在已经同时沉积到第一图案和第二图案中的第一材料和第二材料的层之间交替的材料的相同组合的截面图；
18.图9是示出根据本发明的实施例的已经被抛光以形成加热器和集成串联电阻器的第一材料和第二材料的层的截面图；
19.图10是示出根据本发明的实施例限定的加热器和集成串联电阻器的俯视的图；
20.图11是示出根据本发明实施例的已经沉积到硬掩模层上的相变材料层、已经沉积到相变材料层上的顶部电极层、以及已经沉积到顶部电极层上的(第二)硬掩模层的截面图；
21.图12是示出了根据本发明的实施例的已经被图案化以形成pcm单元的第二硬掩模层、顶部电极层和相变材料层的截面图；
22.图13是根据本发明的实施例的说明存在于加热器上方的pcm单元及邻近于pcm单元存在的集成串联电阻器的俯视图；
23.图14是图解说明根据本发明的实施例已沉积在pcm单元及集成串联电阻器上方的共形包封层的截面图；
24.图15是根据本发明的实施例说明已沉积到包封层上的第三ild，其掩埋pcm单元及集成串联电阻器；
25.图16是根据本发明的实施例的截面图，示出了已经在第三ild中形成的第二金属层mx+1的第一互连和第二互连，其中第一互连将pcm单元互连到集成串联电阻器，并且第二互连接触集成串联电阻器的相对端，并且将用于将集成串联电阻器互连到第二金属线；
26.图17是示出根据本发明的实施例的将pcm单元互连到集成串联电阻器的第一互连
和接触集成串联电阻器的相对端的第二互连的俯视示图；以及
27.图18是示出了根据本发明的实施例的第三金属层mx+2的截面图，其包括在第四ild中的第二金属线，该第四ild已经形成在第二金属层mx+1上，由此该第二金属线与第二互连接触。
具体实施方式
28.如上所述，诸如硫属化物相变存储器(pcm)存储器单元的大阵列电阻存储器单元，沿给定金属线从第一存储器单元到最后一个存储器单元可能经历显著的电阻差。此电阻差可不期望地导致存储器单元之间的显著电压降，进而影响读取及写入性能。
29.有利地，本技术提供pcm存储器单元阵列及其制造技术，所述pcm存储器单元阵列具有集成串联电阻器，所述集成串联电阻器在加热器图案化期间(即，在加热器层级中)形成具有可调谐长度以在pcm装置之间提供均匀电压降。如下文将详细描述，例如氮化钽(tan)、氮化钛(tin)、氮化硅(sin)等材料被用于实现串联电阻面积的减少达一个数量级或两个数量级，此可提供较好的工艺裕度。而减小的电阻器尺寸提供了更好的寄生电感和电容。
30.图1是说明根据本发明技术的pcm装置101的存储器阵列100的图。如图1中所示，每一pcm装置101包含pcm单元102及相关联的集成串联电阻器300。pcm装置101存在于两组金属线之间。即，存储器阵列100包括存在于pcm装置101下方的第一金属线104和存在于pcm装置101上方的第二金属线106。在此示例性实施例中，第一金属线104定向为与第二金属线106正交。pcm单元102存在于第一金属线104与第二金属线106的每一交叉点处。
31.出于说明性目的，图2中展示pcm单元102中的一者的截面图。如图2中所示，每一pcm单元102包含夹于底部电极202与顶部电极204之间的pcm堆叠200。pcm堆叠200具有与相变材料208直接物理接触的加热器206。即，在图2中所示的示范性实施例中，加热器206在相变材料208下方，使得加热器206安置于底部电极202上，相变材料208安置于加热器206上，且顶部电极204安置于相变材料208上。在这种配置下，加热器206在本技术中也可被称为“底部加热器”。
32.如下文将详细描述，基于本发明技术，硬掩模210安置于顶部电极204上，且包封层212安置于pcm堆叠200、硬掩模210及顶部电极204上。互连1602(也参见下面描述的图16)延伸穿过硬掩模210和包封层212，并且与顶部电极204直接物理接触。值得注意的是，在图2中省略了将在下面详细描述的某些结构，这仅仅是为了清楚和便于描述的目的。例如，周围的电介质被省略。
33.根据本技术，可以使用各种材料作为相变材料208。在其可以以非晶和结晶形式存在的意义上，几乎任何材料都是相变材料，例如金属、半导体或绝缘体。然而，仅有一小部分材料具有使其在技术上有用的相变材料的性质，具有高开/关电阻比、快速切换时间和良好的数据保持性。根据示例性实施例，相变材料208是硫属化物，即，相变材料208包含至少一种硫属化物元素。通常，硫属化物是元素周期表第16族的元素，例如硫(s)、硒(se)和/或碲(te)。在一个示例性实施例中，相变材料208是硫属化物合金，其包括元素te(硫属元素)与至少一种其它元素例如锑(sb)和/或锗(ge)的组合，形成合金sb2te3、gete和/或ge2sb2te5(gst)。然而，本技术不限于仅使用硫属化物作为相变材料208。例如，替代地，相变材料208
可以包括iii-v族半导体材料(例如锑化镓(gasb))和/或ge-sb基合金。另外，可以将诸如银(ag)、铟(in)、氮(n)和/或铋(bi)的元素添加到相变材料208中以优化其性质。
34.在存储器阵列100的操作期间，加热器206被用于产生用于在两种状态(即，低电阻结晶态和高电阻非晶态)之间切换相变材料208的热量(通过电阻加热)。如图2所示，加热器206由在第一材料和第二材料之间交替的材料的组合形成，例如，第一材料层206a、第二材料层206b、第一材料层206c、第二材料层206d等。根据示例性实施例，第一材料是相对较高电阻率的材料，例如氮化钽(tan)和/或氮化硅(sin)，第二材料是相对较低电阻率的材料，例如氮化钛(tin)。例如，tan和/或sin提供增加的电阻，从而能够减小串联电阻面积，而tin提供到相变材料208的良好的热传导。
35.此外，如将在下文详细描述，根据本技术，加热器206与集成串联电阻器同时形成。为了以另一种方式来看，在加热器206图案化期间，在加热器层中形成串联电阻器。因此，所选择的第一/第二材料的组合应解决对电阻加热和由加热器206到相变材料208的热传导两者的需要，以及提供串联电阻器的必要电阻。如将从以下描述中变得显而易见，通过与集成串联电阻器同时形成加热器206，加热器206和集成串联电阻器300包含相同材料的相同组合。
36.例如，图3中示出了根据本技术形成的串联电阻器300。如图3所示，与加热器206类似，电阻器300由在第一材料(例如tan和/或sin)和第二材料(例如tin)之间交替的材料的组合形成，例如第一材料层306a、第二材料层306b、第一材料层306c、第二材料层306d等。
37.如将从以下描述中显而易见，电阻器300与pcm单元102中的每一者相关联。即，电阻器300将pcm单元102中的每一者与金属线106中的一者串联连接。根据示例性实施例，电阻器300具有如图3所示的蛇形形状，由此电阻器300的至少一部分沿着x和y方向来回循环。采用这种蛇形配置有利地使得能够减小串联电阻面积。
38.此外，如上文所强调，电阻器300具有可调谐长度以在pcm单元102当中提供均匀电压降。举例来说，在图案化期间，可改变电阻器300的长度l以改变电阻器300的电阻以用于对应pcm单元102。增加电阻器300的长度l增加了电阻器300的电阻，反之亦然。仅作为示例，参考图3，可以通过增加/减少电阻器300中的环302的数量和/或增加/减少环302的宽度w和/或高度h来增加/减少电阻器300的长度l。这些技术中的每一者将增加/减小编程电压必须沿其行进以从对应金属线106到达pcm单元102的路径的长度。
39.通常，为电阻器300选择的长度l将取决于存储器阵列100中的pcm装置101和对应pcm单元102的位置。举例来说，返回参看图1，沿着特定金属线106定位pcm单元102将自然地将一些pcm单元102定位成比其它pcm单元更靠近编程电压源v。在传统的阵列设计中，最靠近电压源v的单元的线电阻和最远离电压源v的单元的线电阻之间存在显著差异。结果，在单元之间经常经历电压降，这会影响读和写性能。
40.有利地，通过本技术，采用具有可变长度且因此具有可变电阻率的串联电阻器300来调谐pcm装置101的电阻，作为其距电压源v的距离的函数。借此，可在pcm装置101与pcm单元102之间工程设计均匀电压降。举例来说，参考图1，pcm单元102a、102b、102c、102d沿着同一金属线106定位，其中pcm单元102a定位成最靠近电压源v，pcm单元102d定位成更远离电压源v，且pcm单元102b、102c定位在pcm单元102a与pcm单元102d之间。具有变化长度l1、l2、l3及l4的串联电阻器300a、300b、300c、300d分别将pcm单元102a、102b、102c、102d连接到金
属线106。根据一个示例性实施方式，l1＞l2＞l3＞l4。在这种情况下，电阻器的电阻分别为300a＞300b＞300c＞300d。以另一方式来看，将电阻调谐(经由电阻器300a、300b、300c、300d的长度)以在pcm单元102a、102b、102c、102d离电压源越远时逐渐减小。通过这种可调处理，可以在pcm单元102a、102b、102c、102d中的每一个处产生等同电阻，从而在操作期间统一pcm单元102a、102b、102c、102d之间的电压降。
41.现在参考图4-图18描述用于制造具有在加热器图案化期间形成的集成串联电阻器的pcm装置的示范性方法。图4到图18描绘包含pcm装置101中的一者(即，pcm单元102及相关联的集成串联电阻器300)的存储器阵列100的区段110(见图1)的截面切面及俯视图。此外，如将从以下描述中变得显而易见，图1提供对例如pcm单元102、集成串联电阻器300及对应金属线104及106等组件的基本图解说明，而不描绘例如电介质、互连等周围结构。这样做仅仅是为了容易和清楚地描述本技术的这些元件。然而，在随后的附图和描述中详细示出和描述了图1中未示出的结构。而且，如下文将详细描述，集成串联电阻器300与pcm单元102的加热器206同时且邻近地形成。因此，图1中的集成串联电阻器300的放置仅用以说明集成串联电阻器300串联连接在pcm单元102与金属线106之间，且集成串联电阻器300可具有变化长度。这并不意味着暗示集成串联电阻器300必须以这种方式定向。
42.如图4所示，该工艺开始于在衬底402上形成第一金属层mx。根据示例性实施例，衬底402是体半导体晶片，例如体硅(si)、体锗(ge)、体硅锗(sige)和/或体iii-v半导体晶片。或者，衬底402可以是绝缘体上半导体(soi)晶片。soi晶片包括通过掩埋绝缘体与下面的衬底分开的soi层。当掩埋绝缘体是氧化物时，其在本技术中被称为掩埋氧化物或box。soi层可以包括任何合适的半导体，例如si、ge、sige和/或iii-v半导体。衬底402可能已经具有预先构建的结构，例如晶体管、二极管、电容器、电阻器、互连、布线等。例如，参见选择器晶体管404。每个晶体管包括互连源极(s)和漏极(d)的沟道，以及调节通过沟道的电子流的栅极(g)。
43.为了形成第一金属层mx，首先在衬底402上沉积层间电介质(ild)406。合适的ild 406材料包括但不限于：氮化物材料，例如氮化硅(sin)；和/或氧化物材料，例如氧化硅(siox)和/或有机硅酸盐玻璃(sicoh)；和/或超低κ层间电介质(ulk-ild)材料，例如具有小于2.7的介电常数κ。相比之下，二氧化硅(sio2)具有3.9的介电常数κ值。合适的超低κ介电材料包括(但不限于)多孔有机硅酸盐玻璃(psicoh)。可以采用诸如化学气相沉积(cvd)、原子层沉积(ald)或物理气相沉积(pvd)的工艺将ild 406沉积到衬底402上。
44.然后采用金属化工艺在ild 406中形成第一金属线104。如上文结合图1的描述所描述，第一金属线104存在于存储器阵列100中pcm单元102下方。注意，在说明书和附图中，相似的结构用相似的附图标记表示。在图4所示的示例性实施例中，导电通孔408将金属线104连接到晶体管404。仅作为示例，可以采用所谓的“双镶嵌工艺”来形成金属线104和导电通孔408。通常，双镶嵌工艺包括首先在电介质中图案化诸如沟槽和/或通孔的特征，然后用金属或金属组合填充特征以分别形成金属线和/或导电通孔。当沟槽在通孔之前形成时，在此也称为先沟槽双镶嵌工艺。相反地，当在沟槽之前形成通孔时，在此也称为先通孔双镶嵌工艺。
45.用于金属线104和导电通孔408的合适金属包括但不限于铜(cu)、钴(co)、钌(ru)和/或钨(w)。可以采用诸如蒸发、溅射或电化学电镀的工艺将金属沉积到特征中。在沉积之
后，可以使用诸如化学机械抛光(cmp)的工艺去除金属过量部分。在将金属沉积到特征中之前，可以将共形阻挡层407沉积到特征中并为特征加衬。使用这种阻挡层有助于防止金属扩散到周围的电介质中。合适的阻挡层材料包括但不限于钽(ta)、氮化钽(tan)、钛(ti)和/或氮化钛(tin)。另外，在接触金属沉积之前，可以将种子层(未示出)沉积到特征中并为特征加衬。种子层有助于将金属镀覆到特征中。
46.然后在第一金属层mx上形成加热器206和集成串联电阻器300。如上所述，加热器206设置在底部电极202上。为了形成底部电极202，将盖层410沉积到ild 406上，将ild 412沉积到盖层410上，并且在金属线104上方的ild 412中形成至少一个底部电极202。参见图4，用于盖层410的合适材料包括但不限于氮化物材料，例如sin、氮氧化硅(sion)和/或碳氮氧化硅(siocn)。可使用例如cvd、ald或pvd的工艺以沉积盖层410至ild 406上。根据示例性实施例，盖层410具有从约2纳米(nm)到约5nm的厚度，并且在其间变化。
47.ild 412在这里也可以被称为“第二ild”，以便将其与在这里也可以被称为“第一ild”的ild 406区分。适用于ild 412的材料包括，但不限于，氧化物材料，例如siox和/或sicoh和/或ulk-ild材料，例如psicoh。可使用诸如cvd、ald或pvd的工艺以沉积ild 412于该盖层410上。
48.然后，使用金属化工艺以在金属线104上方的ild 412中形成至少一个底部电极202。在图4所示的示例性实施例中，导电通孔414将底部电极202连接到金属线104。仅举例来说，可使用双镶嵌工艺形成底部电极202和导电通孔414。如上所述，双镶嵌工艺包括首先在电介质中图案化诸如沟槽和/或通孔的特征，然后使用诸如蒸发、溅射或电化学电镀的工艺用金属或金属组合(例如，cu、co、ru和/或w)填充特征以分别形成金属线和/或导电通孔。在沉积之后，可以使用诸如cmp的工艺去除金属过量部分。在将金属沉积到特征中之前，可以将共形阻挡层413(例如，ta、tan、ti和/或tin)沉积到特征中并为特征加衬，以防止金属扩散到周围电介质中。另外，在接触金属沉积之前，可以将种子层(未示出)沉积到特征中并为特征加衬，以便于将金属镀覆到特征中。
49.为了图案化加热器206和集成串联电阻器300，接下来在ild 412上在至少一个底部电极202上方形成光刻堆叠416。如图4所示，光刻堆叠416包括硬掩模层418(例如，sin)、设置在硬掩模层418上的有机平面化层(opl)420、设置在opl 420上的抗反射涂层(arc)422、以及设置在arc 422上的图案化的光刻胶424。
50.光刻胶424经图案化而具有加热器206和集成串联电阻器300的占用面积和位置。例如，如图5(从视点a的结构的俯视图-见图4)所示，光刻胶422包含对应于加热器206的覆盖区和位置的图案502，以及对应于集成串联电阻器300的覆盖区和位置的图案504。然后，采用光刻和蚀刻技术将图案502/504从光刻胶424转移到硬掩模层418，之后去除任何剩余的opl 420、arc 422和光刻胶424。参见图6。可以采用诸如反应离子蚀刻(rie)的定向(各向异性)蚀刻工艺来图案化硬掩模层418。
51.现在，硬掩模层418经图案化而具有加热器206和集成串联电阻器300的占据面积和位置。例如，如图7(从视点b的结构的俯视图-见图6)所示，硬掩模层418包含对应于加热器206的覆盖区和位置的(第一)图案702，以及对应于集成串联电阻器300的覆盖区和位置的(第二)图案704。
52.根据示例性实施例，加热器206和集成串联电阻器300由在第一材料和第二材料之
间交替的材料的相同组合形成。如上所述，第一材料优选地是相对较高电阻率的材料，例如tan和/或sin，第二材料优选地是相对较低电阻率的材料，例如tin。例如，参考图8，第一材料层802共形地沉积到硬掩模层418上，加衬图案702/704。根据示例性实施例，层802具有从大约2纳米(nm)到大约10nm的厚度以及其间的范围。然后，第二材料层804共形地沉积到层802上。根据示例性实施例，层804具有从约2nm到约10nm的厚度，并且在其间变化。第一材料的层806共形地沉积在层804上，在层802之上。根据示例性实施例，层806具有从约2nm到约10nm的厚度，并且在其间的范围。最后，第二材料层808沉积在层806上，填充图案702和/或704的剩余部分。可以采用诸如cvd、ald或pvd的工艺来沉积层802、804、806和808中的每一个。
53.值得注意的是，图8中所示的第一/第二材料的组合仅仅是用于形成根据本技术的加热器206和集成串联电阻器300的一个示例性实施例，并且本技术中预期其它配置。例如，可以从设计中去除层802、804、806和808中的一个或多个，以便降低生产复杂度。此外，由于沉积层802-808的厚度累积，图案702和图案704的部分可能在沉积后续层之前被完全填充。例如，根据替代实施例，在沉积第二材料层808之前，第一材料层806可以替代地填充图案702的剩余部分。在这种情况下，在抛光之后(参见下文)，加热器206将不包括第二材料层808。
54.然后使用诸如化学机械抛光(cmp)的工艺来对层802、804、806和808向下抛光至硬掩模层418。参见图9。如图9所示，层802、804、806和808的抛光分别限定了加热器206和集成串联电阻器300。为了与以上使用的编号一致，形成加热器206的层802、804和806的部分分别被标记为206a、206b、206c、206d，并且形成集成串联电阻器300的层802、804、806和808的部分分别被标记为306a、306b、306c和306d。值得注意的是，如现在从上述过程中显而易见的，加热器206和集成串联电阻器300由相同(第一和第二)材料的相同组合形成。此外，如图9中所示，所述过程导致加热器206的顶部表面与集成串联电阻器300的顶部表面共面。
55.图10是该结构的俯视图(从c点看-见图9)。如图10所示，现在定义加热器206和集成串联电阻器300。基于层802、804、806和808的配置，加热器206包括第一材料层206a、第二材料层206b、第一材料层206c和第二材料层206d，并且集成串联电阻器300包括第一材料层306a、第二材料层306b、第一材料层306c和第二材料层306d。
56.pcm单元102的剩余部分接着构建在加热器206的顶部上。为此，将相变材料层1102沉积到加热器206和集成串联电阻器300上方的硬掩模层418上，将顶部电极层1104沉积到相变材料层1102上，且将硬掩模层1106沉积到顶部电极层1104上。参见图11，在本技术中，硬掩模层1106也可以被称为“第二硬掩模层”，以便将其与“第一”硬掩模层418区分。
57.根据示例性实施例，相变材料层1102由硫属化物材料形成，即相变材料层1102包含至少一种硫属化物元素，例如s、se和/或te。在一个示例性实施例中，相变材料层1102由硫属化物合金形成，该硫属化物合金包括元素te(硫属元素)与至少一种其它元素例如sb和/或ge的组合，形成合金sb2te3、gete和/或ge2sb2te5。然而，如上文所强调，本发明技术不限于仅使用硫属化物相变材料。例如，根据替代实施例，相变材料层1102由iii-v族半导体材料(例如锑化镓(gasb))和/或ge-sb基合金形成。可以任选地向相变材料中添加另外的元素，例如ag、in、n和/或bi，以优化其性能。可以采用诸如cvd、pvd或分子束外延(mbe)的工艺将相变材料层1102沉积到硬掩模层418上。自然地，用于沉积工艺的特定靶(pvd)或前体
(cvd)取决于形成的特定相变材料。例如，当pvd用于沉积ge2sb2te5时，最常见的源是ge2sb2te5靶。通过调节来自每个靶的流量，也可以使用单独的元素ge、sb和te靶，以获得期望的组成。根据示例性实施例，相变材料层1102具有从约10nm到约20nm的厚度，并且在其间变化。
58.用于顶部电极层1104的合适材料包括但不限于tin、tan、ru和/或w。可以采用诸如蒸发或溅射的工艺将顶部电极层1104沉积到相变材料层1102上。根据示例性实施例，顶部电极层1104具有从约5nm到约10nm的厚度，并且在其间变化。
59.用于硬掩模层1106的合适材料包括但不限于氮化物硬掩模材料，例如sin。可以采用诸如cvd、ald或pvd的工艺将硬掩模层1106沉积到顶电极层1104上。根据示例性实施例，硬掩模层1106具有从约5nm到约15nm的厚度，并且在其间变化。
60.然后使用光刻和蚀刻技术来图案化硬掩模层1106、顶部电极层1104和相变材料层1102。参见图12。如上所述，光刻工艺通常包括光刻堆叠(例如opl/arc/光刻胶)的形成、从光刻胶的图案转移等。为了简洁，这里不再重复与光刻堆叠的形成和图案化相关的步骤的描述，可以理解，这些步骤以与上述相同的方式执行。如图12中所示，硬掩模层1106的经图案化部分形成具有pcm单元102的占据面积及位置的硬掩模210。以与上文所述相同的方式，接着使用硬掩模210来图案化下面的相变材料层1102及顶部电极层1104以分别形成pcm单元102的相变材料208及顶部电极204。如上文所强调且如图12中所示，pcm单元102和集成串联电阻器300一起形成pcm装置101。
61.图13是该结构的俯视图(从d点看-见图12)。如图13所示，pcm单元102(从俯视图仅可看见其硬掩模210)现在存在于加热器206上方(在俯视图中不可见)。集成串联电阻器300邻近于pcm单元102(及下面的加热器206)而存在。
62.然后，将共形包封层212沉积到硬掩模层418上以及pcm单元102和集成串联电阻器300上。参看图14，包封层212用以保护相变材料208的暴露表面，例如沿着pcm单元102的侧壁。用于包封层212的合适材料包括但不限于氮化物材料，诸如sin、sion和/或siocn。可使用例如cvd、ald或pvd的工艺来沉积包封层212。根据示例性实施例，包封层212具有从约2nm到约5nm的厚度，并且在其间变化。
63.接着在硬掩模层418上方制造第二金属层mx+1，其将pcm单元102与集成串联电阻器300互连，且提供用于通过金属线106到达集成串联电阻器300的构件。为了形成第二金属层mx+1，首先将ild 1502沉积到包封层212上，从而掩埋pcm单元102和集成串联电阻器300。参见图15。ild 1502在这里也可以被称为“第三ild”，以便将其与“第一”ild406和“第二”ild 412区分。适用于ild 1502的材料包括，但不限于，氧化物材料，例如siox和/或sicoh和/或ulk-ild材料，例如psicoh。可使用诸如cvd、ald或pvd的工艺以沉积ild 1502于包封层212上。在沉积之后，ild 1502使用例如cmp的工艺抛光。然后采用金属化工艺以在ild 1502中形成至少第一互连1602和第二互连1604。参见图16，仅作为示例，互连1602和1604可以使用双镶嵌工艺来形成。如上所述，双镶嵌工艺包括首先图案化诸如沟槽和/或通孔的特征，然后使用诸如蒸发、溅射或电化学电镀的工艺用金属或金属组合(例如，cu、co、ru和/或w)填充特征，以分别形成金属线和/或导电通孔。在此情况下，在ild 1502以及包封层212中图案化所述特征，且在互连1602的情况下，还穿过在pcm单元102顶部处的硬掩模210。在沉积之后，可以使用诸如cmp的工艺去除金属过量部分。在将金属沉积到特征中之前，可以将
共形阻挡层1601(例如，ta、tan、ti和/或tin)沉积到特征中并为特征加衬，以防止金属扩散到周围的电介质中。另外，在接触金属沉积之前，可以将种子层(未示出)沉积到特征中并为特征加衬，以便于将金属镀覆到特征中。
64.如图16中所示，互连1602接触pcm单元102(经由顶部电极204)及集成串联电阻器300的一(第一)端两者。因此，互连1602将pcm单元102互连到集成串联电阻器300。互连1604接触集成串联电阻器300的另一(第二)端(与第一端相对)。如下文将详细描述，互连1604将用于将集成串联电阻器300互连到金属线106。
65.图17是该结构的俯视图(从e点看-见图16)。如图17中所示，互连1602将pcm单元102(在俯视图中仅存在其硬掩模210)互连到集成串联电阻器300的第一端。互连1604存在于集成串联电阻器300的第二/相对端之上并与其接触。为了清楚起见，在该描述中不包括包封层212和ild 1502。
66.然后在第二金属层mx+1上制造第三金属层mx+2。为此，首先在互连1602和1604上方将盖层1802沉积到ild 1502上。参见图18，盖层1802在这里也可以称为“第二盖层”，以便将其与“第一”盖层410区分。用于盖层1802的合适材料包括但不限于氮化物材料，例如sin、sion和/或siocn。可以使用例如cvd、ald或pvd的工艺以沉积盖层1802于ild 1502上。根据示例性实施例，盖层1802具有从大约2nm到大约5nm的厚度，并且在其间的范围内。
67.然后ild 1804沉积在盖层1802上，位于互连1602和1604上方。ild 1804在这里也可以被称为“第四ild”，以便将其与“第一”ild 406、“第二”ild 412和“第三”ild 1502区分开。适用于ild 1804的材料包括但不限于氧化物材料，例如siox和/或sicoh和/或ulk-ild材料，例如psicoh。可以使用诸如cvd、ald或pvd的工艺将ild 1804沉积到盖层1802上。在沉积之后，使用诸如cmp的工艺抛光ild 1804。
68.然后使用金属化工艺以在ild 1804中形成第二金属线106。如上文结合图1的描述所描述，第二金属线106存在于存储器阵列100中pcm单元102上方。在图18所示的示例性实施例中，导电通孔1806将金属线106连接到互连1604。如上文所提供，互连1604接触集成串联电阻器300的与互连1602/pcm单元102相对的端。因此，经由此配置，电阻器300与金属线106及pcm单元102串联存在。
69.仅作为示例，可以采用所谓的“双镶嵌工艺”来形成金属线106和导电通孔1806。如上所述，双镶嵌工艺包括首先图案化诸如沟槽和/或通孔的特征，然后使用诸如蒸发、溅射或电化学电镀的工艺用金属或金属组合(例如，cu、co、ru和/或w)填充特征，以分别形成金属线和/或导电通孔。在这种情况下，在ild 1804以及盖层1802中图案化该特征。在沉积之后，可以使用诸如cmp的工艺去除金属过量部分。在将金属沉积到特征中之前，共形阻挡层1805(例如，ta、tan、ti和/或tin)可沉积到特征中且为特征加衬以防止金属扩散到周围电介质中。另外，在接触金属沉积之前，可以将种子层(未示出)沉积到特征中并为特征加衬，以便于将金属镀覆到特征中。
70.在pcm装置101中，若干pcm单元102的两种状态之间的电阻差(即，当相变材料208处于非晶态或晶态时)可以是数量级。集成串联电阻器300的使用允许电阻值的微调。举例来说，如上文所描述，可基于存储器阵列100中的对应pcm装置101的位置来调整集成串联电阻器300的长度。
71.在存储器阵列100的编程期间，set操作用于将pcm单元102中的一者或一者以上编
程到表示例如逻辑'1'或逻辑'0'的数据值的低电阻结构状态。如上所述，set态是低电阻结构态，其电学特性主要由相变材料的结晶部分控制。可在读取操作期间从存储器阵列100读取数据值。随后使用后续reset操作使pcm单元102返回到其先前高电阻结构状态。如上所述，reset状态是一种高电阻结构状态，其电特性主要由相变材料的非晶部分控制。加热器206用于产生用于在低电阻结晶态与高电阻非晶态之间切换相变材料208的热量(通过电阻加热)。为了将pcm单元102从非晶态改变到晶态，将set编程电压脉冲施加到加热器206，以便将相变材料208加热到其结晶温度以上足够长的时间。结果，相变材料208将在该加热时间期间将其自身布置成结晶状态。为了将相变材料208从晶态变为非晶态，将reset编程电压脉冲施加到加热器206，以便将相变材料208加热到其熔化温度以上，然后淬火(快速冷却)。通过这种作用，相变材料208将没有时间将其自身重新排列成有序状态，并且将得到非晶态。结晶温度和熔化温度都根据所使用的特定相变材料而变化。在编程期间，如上文所描述，施加到沿着同一金属线定位的pcm单元102的set/reset编程电压脉冲存在下降。然而，集成串联电阻器300可被调整到不同长度以适应与编程电压源的距离的差异。这导致pcm单元102之间的均匀电压降。
72.与set/reset编程电压脉冲相比，根据示范性实施例，通过施加较短时间周期的较低读取电压脉冲来读取pcm单元102。例如，读取电压脉冲可以小于set或reset编程电压脉冲。此外，读取具有施加小于set或reset时间的读取电压。例如，读取时间可以小于reset时间的一半，并且读取电压脉冲可以小于set编程电压脉冲的一半。此外，reset编程电压脉冲可以是set编程电压脉冲的两倍或更多倍，并且set时间可以是reset时间的两倍、三倍、五倍或更多倍。
73.尽管在此已经描述了本发明的说明性实施例，但是应当理解，本发明不限于这些精确的实施例，并且本领域技术人员可以在不脱离本发明的范围的情况下进行各种其他改变和修改。

技术特征：
1.一种相变存储器pcm装置，包括：至少一个pcm单元，包括安置于加热器上的相变材料；以及与所述至少一个pcm单元串联的至少一个电阻器，其中所述至少一个电阻器包括与所述加热器相同的材料组合。2.根据权利要求1所述的pcm装置，其中所述相同的材料组合在第一材料和第二材料的层之间交替。3.根据权利要求2所述的pcm装置，其中所述第一材料选自由以下各项组成的组：氮化钽(tan)和氮化硅(sin)，并且其中，所述第二材料包括氮化钛(tin)。4.根据权利要求1所述的pcm装置，其中所述加热器的顶部表面与所述至少一个电阻器的顶部表面共面。5.根据权利要求1所述的pcm装置，其中所述相变材料包括硫属化物合金。6.根据权利要求5所述的pcm装置，其中所述硫属化物合金包括碲(te)与选自由以下各项组成的组的元素的组合：锑(sb)、锗(ge)及其组合。7.根据权利要求1所述的pcm装置，其中所述至少一个pcm单元进一步包括：底部电极，所述加热器设置在底部电极上；以及顶部电极，设置在所述相变材料上。8.根据权利要求1所述的pcm装置，还包括：包封层，安置于所述至少一个pcm单元上且沿着所述相变材料的侧壁，且在所述至少一个电阻器上。9.根据权利要求8所述的pcm装置，其中所述包封层包括选自由以下材料组成的组的材料：氮化硅(sin)、氮氧化硅(sion)、碳氮氧化硅(siocn)及其组合。10.一种存储器阵列，包括：一组第一金属线；一组第二金属线；以及pcm装置，所述pcm装置在所述一组第一金属线与所述一组第二金属线之间，其中所述pcm装置中的每一个pcm装置包括pcm单元和电阻器，所述pcm单元包括设置在加热器上的相变材料，所述电阻器与所述pcm单元串联，其中所述电阻器包括与所述加热器相同的材料组合，并且其中所述pcm单元存在于所述一组第一金属线与所述一组第二金属线的交叉点处。11.根据权利要求10所述的存储器阵列，其中所述一组第一金属线被定向成正交于所述一组第二金属线。12.根据权利要求10所述的存储器阵列，其中所述电阻器具有蛇形形状，借此所述电阻器的至少一部分沿着x方向及y方向来回循环。13.根据权利要求10所述的存储器阵列，其中所述电阻器的长度和电阻取决于所述pcm单元在所述存储器阵列中的位置以在所述pcm装置之间提供均匀电压降。14.根据权利要求10所述的存储器阵列，其中所述电阻器的长度和电阻是所述pcm装置中的每一者距电压源的距离的函数。15.根据权利要求10所述的存储器阵列，其中所述相同材料组合在第一材料与第二材料的层之间交替，其中所述第一材料选自由以下各项组成的组：tan和sin，并且其中所述第二材料包括tin。
16.根据权利要求10所述的存储器阵列，其中所述加热器的顶表面与所述电阻器的顶表面共面。17.根据权利要求10所述的存储器阵列，其中所述相变材料包括硫属化合物合金，且其中所述硫属化合物合金包括te与选自由以下各项组成的群组的元素的组合：sb、ge及其组合。18.一种形成pcm装置的方法，所述方法包括：同时由相同的材料组合在底部电极上形成加热器及电阻器；在所述加热器上形成相变材料；以及在所述相变材料上形成顶部电极，其中所述底部电极、所述加热器、所述相变材料及所述顶部电极构成pcm单元。19.根据权利要求18所述的方法，其中，所述相同的材料组合包括第一材料和第二材料的交替层，并且其中，所述方法还包括：在硬掩模层中形成至少第一图案和第二图案，其中所述第一图案对应于所述加热器，并且其中所述第二图案对应于所述电阻器；将所述第一材料和所述第二材料的所述交替层同时沉积到所述第一图案和所述第二图案中；以及抛光所述第一材料和所述第二材料的所述交替层以形成所述加热器和所述电阻器，其中在抛光之后，所述加热器的顶表面与所述电阻器的顶表面共面。20.根据权利要求19所述的方法，其中所述第一材料选自由以下各项组成的组：tan和sin，并且其中所述第二材料包括tin。

技术总结
提供了PCM装置阵列及其制造技术，其具有在加热器图案化期间形成的集成电阻器，用于PCM装置之间的均匀电压降。PCM装置包括：至少一个PCM单元，其包含安置于加热器上的相变材料；以及与所述至少一个PCM单元串联的至少一个电阻器，其中所述至少一个电阻器包含与所述加热器相同的材料组合。还提供了一种存储器阵列和一种形成PCM装置的方法。列和一种形成PCM装置的方法。列和一种形成PCM装置的方法。


技术研发人员：玉仁祚 徐顺天 A
受保护的技术使用者：国际商业机器公司
技术研发日：2021.10.19
技术公布日：2023/8/14