底部介电隔离及其在场效应晶体管中的形成方法与流程

1.本公开涉及底部介电隔离及其在场效应晶体管中的形成方法。


背景技术：

2.半导体行业经历了快速增长。半导体材料和设计的技术进步产生了几代半导体器件，其中每一代的电路都比上一代更小且更复杂。在集成电路(ic)演进的过程中，功能密度(即每芯片面积互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))已减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供易处。但这些进步也增加了处理和制造半导体器件的复杂性。
3.诸如栅极全环绕(gaa)场效应晶体管(fet)之类的多栅极晶体管已被结合到各种存储器和核心器件中以减少ic芯片占用空间同时保持合理的处理余量。在现有的实施方式中，fet中的隔离结构可以由器件衬底内的掺杂层形成，以防止漏电流的穿通，这通常已经足够了。然而，子沟道泄漏控制仍然是gaa fet面临的挑战，尤其是在具有可扩展架构的先进器件中。因此，至少出于这个原因，需要改进形成隔离结构的方法以减轻gaa fet中的子沟道泄漏问题。


技术实现要素：

4.根据本公开的一方面，提供了一种半导体结构，包括：衬底；多个半导体层，设置在所述衬底上方；栅极结构，设置在所述半导体层中的每一者上并且包覆所述半导体层中的每一者；源极/漏极特征，设置在所述衬底上方并且邻近所述栅极结构；以及介电层，设置在所述栅极结构的最底表面和所述衬底之间。
5.根据本公开的一方面，提供了一种半导体结构，包括：衬底；堆叠结构，包括与金属栅极结构交错的沟道层；隔离特征，设置在所述堆叠结构和所述衬底之间，其中，所述金属栅极结构的最底部直接接触所述隔离特征；邻近所述堆叠结构设置的源极/漏极特征；以及内部间隔物，设置在所述金属栅极结构和所述源极/漏极特征之间。
6.根据本公开的一方面，提供了一种形成半导体结构的方法，包括：形成从衬底突出的鳍，其中，所述鳍包括第一sige层和位于第一sige层上方的堆叠结构，其中所述堆叠结构包括交替的第二sige层和si层，并且其中所述第一sige层比所述第二sige层中的每一个包括更多的ge；在所述鳍的沟道区上方形成伪栅极堆叠；用介电层代替第一sige层以形成隔离特征；去除所述鳍的一部分以形成邻近所述伪栅极堆叠的源极/漏极凹槽；在暴露于所述源极/漏极凹槽的所述第二sige层的侧壁上形成内部间隔物；在所述内部间隔物上方形成源极/漏极特征；以及形成邻近所述源极/漏极特征的金属栅极结构以代替所述伪栅极堆叠和所述第二sige层，使得所述金属栅极结构的最底部直接接触所述隔离特征。
附图说明
7.当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理
解本公开。要强调的是，根据行业的标准做法，各种特征不是按比例绘制的，而是仅用于图示目的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
8.图1a和图1b示出了根据本公开的各种实施例的用于制造半导体器件的示例方法的流程图。
9.图2是根据本公开的各种实施例的示例半导体器件的三维透视图。
10.图3a、图4a、图5a、图7a、图8a、图9a、图11a、图15a、图16a、图18a、图19a和图22a是根据本公开的各种实施例的图2所示的半导体器件在图1a和/或图1b的示例方法的中间阶段的三维透视图。
11.图6a、图17a和图23a是根据本公开的各种实施例的图2所示的半导体器件在图1a和/或图1b的示例方法的中间阶段的平面顶视图。
12.图3b、图4b、图5b、图7b、图8b、图9b、图10a、图10b、图10c、图11b、图11c、图12a、图12b、图12c、图13、图14a、图14b、图15b、图16b、图18b、图19b、图20a、图20b、图20c、图21、图22b、图24a、图24b、图25、图26、图27、图28和图29是根据本公开的各种实施例的图2所示的半导体器件在图1a和/或图1b的示例方法的中间阶段沿线bb'截取的截面图。
13.图6b、图17b和图23b是根据本公开的各种实施例的图2所示的半导体器件在图1a和/或图1b的示例方法的中间阶段沿线cc'截取的截面图。
14.图6c是根据本公开的各种实施例的使用不同蚀刻剂蚀刻的半导体器件的实施例的蚀刻选择性和ge含量之间的关系的示意图。
具体实施方式
15.下面的公开内容提供了用于实现本公开的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的本公开中，一特征在另一特征上、连接和/或耦合到另一特征的形成可以包括其中这些特征以直接接触的方式形成的实施例，并且还可以包括其中可在这些特征之间形成附加特征，使得特征可以不直接接触的实施例。此外，空间相关术语，例如，“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“之下”、“上”、“下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于便于本公开的一个特征与另一特征的关系。空间相关术语旨在涵盖包括特征的器件的不同方向。
16.此外，当使用“约”、“近似”等来描述数字或数字范围时，该术语旨在涵盖在包括所描述的数字在内的合理范围内的数字，例如在所描述的数字或如本领域技术人员理解的其他值的+/-10％内。例如，术语“约5nm”涵盖从4.5nm到5.5nm的尺寸范围。更进一步，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。
17.本公开总体上涉及形成多栅极金属氧化物半导体场效应晶体管(本公开中的mosfet或fet)(例如栅极全环绕(gaa)fet)的结构和方法。更具体地，本公开涉及形成在一起形成互补mosfet(cmosfet)的n沟道或n型gaa fet(gaa nfet)和p沟道或p型gaa fet(gaa pfet)中的多层沟道区的结构和方法。本文提供的gaa fet可以是基于纳米片的fet、基于纳米线的fet和/或基于纳米棒的fet。换言之，本公开不将gaa fet限制为具有特定配置。
18.通常，gaa nfet的沟道区和gaa pfet的沟道区各自包括与金属栅极结构交错的硅
基沟道层(si层)的堆叠。虽然这样的结构通常足以维持gaa器件的性能，但它们在所有方面并不完全令人满意。例如，在现有的实施方式中，fet中的隔离结构可以通过穿通停止注入来形成，这通常已经足够了。然而，子沟道泄漏控制仍然是gaa fet面临的挑战，尤其是在具有可扩展架构的先进器件中。本实施例提供了在gaa fet的沟道和/或源极/漏极区下方形成底部介电隔离结构以减轻子沟道泄漏问题的方法。
19.现在参考图1a和图1b，根据本公开的各个方面示出了形成半导体器件(以下称为器件)200的方法100和方法140的流程图。方法100和140仅仅是示例而不旨在将本公开限制在权利要求中明确记载的内容之外。可以在方法100和140之前、期间和之后提供附加操作，并且对于每个方法的附加实施例，可以代替、消除或移动所描述的一些操作。在下文结合图1至图28描述方法100和140。具体来说，图2、图3a、图4a、图5a、图7a、图8a、图9a、图11a、图15a、图16a、图18a、图19a和图22a是器件200在方法100和/或140的中间阶段的三维透视图；图6a、图17a和图23a是器件200在方法100和/或140的中间阶段的平面顶视图。图3b、图4b、图5b、图7b、图8b、图9b、图10a、图10b、图10c、图11b、图11c、图12a、图12b、图12c、图13、图14a、图14b、图15b、图16b、图18b、图19b、图20a、图20b、图20c、图21、图22b、图24a、图24b、图25、图26、图27、图28和图29是图2所示的器件200在方法100和/或140的中间阶段沿线bb'截取的截面图；图6b、图17b和图23b是图2所示的器件200在方法100和/或140的中间阶段沿线cc'截取的截面图。
20.器件200可以是在处理ic或其一部分期间制造的中间器件，ic可以包括静态随机存取存储器(sram)和/或其他逻辑电路，诸如电阻器、电容器和电感器之类的无源组件，诸如gaa fet、finfet、mosfet、cmosfet、双极晶体管、高压晶体管、高频晶体管和/或其他晶体管之类的有源组件。本公开不限于任何特定数量的器件或器件区域，或任何特定器件配置。可以将附加特征添加到器件200，并且可以在器件200的其他实施例中代替、修改或消除以下描述的一些特征。
21.参考图1a、图2和图3a，方法100在操作102提供半导体衬底(以下称为“衬底”)202并随后在其上形成多层结构(ml)。衬底202可以包括元素(即，具有单一元素)半导体，例如硅(si)、锗(ge)或其他合适的材料；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、其他合适的材料或它们的组合；合金半导体，例如sige、gaasp、alinas、algaas、gainas、gainp、gainasp、其他合适的材料或它们的组合。衬底202可以是具有均匀组成的单层材料。替代地，衬底202可以包括适合于制造器件200的具有相似或不同组成的多个材料层。
22.在衬底202包括fet的一些示例中，各种掺杂区可以设置在衬底202中或衬底202上。掺杂区可以掺杂有n型掺杂剂(例如磷或砷)和/或p型掺杂剂(例如硼或bf2)，这取决于设计要求。掺杂区可以直接形成在衬底202上，形成在p阱结构中，形成在n阱结构中，形成在双阱结构中，或者形成在凸起结构中。掺杂区可以通过注入掺杂剂原子、原位掺杂外延生长和/或其他合适的技术来形成。当然，这些示例仅用于说明目的而不意图是限制性的。
23.在本实施例中，ml包括沿z轴以垂直堆叠布置的交替的硅锗(sige)和硅(si)层，并且被配置为提供适合于形成gaa fet(例如gaa nfet或gaa pfet)的沟道区。在所示实施例中，ml的最底层是sige层203，并且ml的后续层包括交替的sige层207和si层205，其中si层205被配置作为gaa fet的沟道层并且sige层207被认为是用金属栅极结构代替的非沟道
层。在本实施例中，ml包括与sige层207相同数量的si层205。在一些示例中，ml可以包括三到十个si层205，并且因此包括三到十个sige层207。在本实施例中，ml在ml的最底部仅包括一个sige层203。
24.在本实施例中，每个si层205包括元素si并且基本上不含ge，而sige层203和每个sige层207基本上都包括si和ge，尽管sige层203中ge的量大于每个sige层207中ge的量。在本实施例中，sige层207具有可以表示为si
1-x
ge
x
的组成，其中x(或ge的量)至少为约0.15(15％)但小于约0.3(30％)，因此(1-x)至少为约0.7(70％)但小于约0.85(85％)。另一方面，sige层203具有可以表示为si
1-y
gey的组成，其中y(或ge的量)通常大于x。在本实施例中，y为至少约0.3(30％)但不超过约0.6(60％)。相比之下，每个si层205中si的量至少为约0.95(95％)。
25.对于si层205，当形成gaa fet时，sige层203和207中约15％的最小量的ge在蚀刻工艺期间提供足够的选择性以去除或释放沟道层，即si层205。换言之，如果sige层207(和203)中ge的量小于约15％，则si层205可能在沟道(或片)释放工艺期间被无意损坏。另一方面，根据一些实施例，sige层203和207之间的ge量的差异在蚀刻工艺期间提供选择性以相对于sige层207选择性地去除sige层203以在ml下方形成底部(或埋藏)介电隔离结构(bdi)。换言之，如果sige层203中ge的量与sige层207中ge的量相似，则在形成bdi时sige层207可能被无意损坏。因为sige层207被配置为用金属栅极结构和内部间隔物代替，所以sige层203和sige层207之间的蚀刻选择性可以基于所得内部间隔物的期望厚度而变化。在一些实施例中，调整sige层203和sige层207之间的蚀刻选择性可以影响所得bdi的结构，如下文详细讨论的。
26.在本实施例中，形成ml包括在一系列外延生长工艺、分子束外延、其他合适的选择性外延生长(seg)工艺或它们的组合中交替生长sige层(即，sige层203或sige层207)和si层(即，si层205)，外延生长工艺实现化学气相沉积(cvd)技术(例如，气相外延(vpe)、超高真空cvd(uhv-cvd)、低压cvd(lp-cvd)和/或等离子体增强cvd(pe-cvd))。外延工艺可以使用与下方衬底的组成相互作用的气体和/或液体前体。例如，包括si的衬底202可以与含ge前体相互作用以形成sige层203和sige层207。在一些示例中，sige层203、si层205和sige层207可以形成纳米片、纳米线或纳米棒。
27.在一些实施例中，参考图3a，sige层203形成沿z轴测量的厚度t，其大于si层205和sige层207的厚度。在一些实施例中，厚度t类似于si层205和sige层207的厚度。在一些实施例中，sige层203、si层205和sige层207形成沿y轴测量的宽度ws，其中ws不超过约40nm。在一些示例中，宽度ws小于或等于约30nm。
28.在本实施例中，si层205被配置为用于形成器件200的fet的沟道层，而sige层207被认为是非沟道层。在形成外延源极/漏极(s/d)特征之后，可以进行片(或线)释放工艺，例如，以在沟道层之间形成多个开口，并且随后在开口中形成金属栅极结构以完成fet的制造。此外，sige层203被配置为用于在fet的沟道区和/或s/d区上方形成bdi的占位(或虚拟)层。取决于上下文，源极/漏极可以单独或共同指代源极或漏极。
29.仍然参考图1a、图2和图3a，方法100在操作104形成从衬底202延伸的鳍204。在所描绘的实施例中，鳍204沿x轴纵向定向。取决于所得fet的导电类型，鳍204可以形成在衬底202的掺杂有p型掺杂剂的区域(即，p阱结构)中以形成nfet或形成在衬底202的掺杂有n型
掺杂剂的区域(即，n阱结构)中以形成pfet。注意，器件200的实施例可以包括设置在衬底202上方的附加鳍(半导体鳍)，附加鳍被配置为提供一个或多个nfet和/或pfet。
30.在本实施例中，每个鳍204包括设置在基鳍204'上方的ml，其中基鳍204'从衬底202突出。可以使用包括光刻和蚀刻工艺的合适工艺来制造鳍204。光刻工艺可以包括形成具有一个或多个硬掩模层(未描绘)、硬掩模层上方的光致抗蚀剂层(或抗蚀剂；未描绘)的掩模元件，图案化光致抗蚀剂层，以及使用图案化光致抗蚀剂层作为蚀刻掩模来图案化硬掩模层，从而形成图案化掩模元件。图案化掩模元件然后用于将凹槽蚀刻到ml和衬底202的部分中，留下从衬底202突出的包括ml和基鳍204'的鳍204。硬掩模层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅、其他合适的材料或它们的组合。蚀刻工艺可以包括干法蚀刻、湿法蚀刻、反应离子蚀刻(rie)、其他合适的工艺或它们的组合。
31.用于形成鳍204的方法的许多其他实施例可能是合适的。例如，可以使用双图案化或多图案化工艺来图案化鳍204。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺来图案化。使用自对准工艺在图案化牺牲层旁边形成间隔物。然后去除牺牲层，然后可以使用剩余的间隔物或心轴来图案化鳍204。
32.仍然参考图1a、图2和图3a，方法100在操作104在衬底202上方并围绕鳍204的底部部分形成隔离结构208。隔离结构208可以包括氧化硅、掺氟硅酸盐玻璃(fsg)、低k介电材料、其他合适的材料或它们的组合。在本实施例中，隔离结构208包括浅沟槽隔离(sti)特征。在一些实施例中，隔离结构208通过以下操作来形成：在衬底202上方沉积介电层，从而填充相邻鳍204之间的沟槽，并且随后使介电层凹陷，使得隔离结构208的顶表面低于鳍204的顶表面。其他隔离结构，例如场氧化物、硅的局部氧化(locos)、其他合适的结构或它们的组合，也可以实施为隔离结构208。在一些实施例中，隔离结构208可以包括例如具有一个或多个热氧化物衬垫层的多层结构。隔离结构208可以通过任何合适的方法沉积，例如cvd、可流动cvd(fcvd)、旋涂玻璃(sog)、其他合适的方法或它们的组合。
33.参考图1a和图2-图3b，方法100在操作106在每个鳍204的沟道区上方形成伪栅极堆叠(即占位栅极)210。在本实施例中，包括多晶硅的伪栅极堆叠210的部分在形成器件200的其他元件(例如，外延s/d特征)后，用高k(指介电常数大于氧化硅的介电常数的介电材料，氧化硅的介电常数约为3.9)金属栅极结构(以下简称金属栅极结构)代替。伪栅极堆叠210可以通过一系列沉积和图案化工艺形成。例如，伪栅极堆叠210可以通过在鳍204上方沉积多晶硅层并随后执行各向异性蚀刻工艺(例如，干法蚀刻工艺)来形成，在鳍204的沟道区上方留下部分多晶硅。伪栅极堆叠210还可以包括界面层(未单独描绘)和栅极介电层(未单独描绘)。
34.在本实施例中，方法100在操作106首先在衬底202上方形成伪氧化物层209，然后形成伪栅极堆叠210。伪氧化物层209可以包括合适的氧化物材料，例如氧化硅，并且可以通过合适的方法形成，例如热氧化、化学氧化、其他合适的方法或它们的组合。
35.随后，方法100在操作108在器件200中形成各种隔离结构。各种隔离结构包括例如bdi(例如，bdi 224、bdi 226或bdi 276)、顶部栅极间隔物(例如，顶部栅极间隔物212)和内部间隔物(例如，内部间隔物240或内部间隔物242)。在本实施例中，操作108由如图1b所示
的方法140实施。在一些实施例中，方法140可以在结合图4a-图12c的操作144-156所示的先bdi工艺中形成s/d凹槽(例如，s/d凹槽230或s/d凹槽232)之前形成bdi。替代地，方法140可以在结合图15a-图24b的操作143-157所示的后bdi工艺中形成s/d凹槽之后形成bdi。
36.现在参考图1b和图4a-图4b，方法140在操作142从器件200的未被伪栅极堆叠210覆盖的部分去除伪氧化物层209的部分。方法140可以实施选择性地去除氧化物层209的暴露部分的蚀刻工艺而不去除或基本去除器件200的其他特征，包括例如伪栅极堆叠210、ml和隔离结构208。选择性蚀刻工艺可以是干法蚀刻工艺、湿法蚀刻工艺、反应离子蚀刻(rie)工艺、其他合适的工艺或它们的组合。
37.参考图1b和图5a-图6b，方法140在操作144在蚀刻工艺302中相对于si层205和sige层207选择性地去除sige层203，以在ml的底表面和衬底202之间形成开口211。
38.在本实施例中，参考图5a和图6a，蚀刻工艺302被配置为沿y轴从两个相反方向ed各向同性地去除sige层203。换言之，sige层203从ml的两侧被去除。在这方面，参考图6a-图6b，开口211的宽度c1约为沿y轴测量的ml的宽度ws的一半(即，ws/2)。在一些实施例中，蚀刻工艺302可能无意地去除(尽管不明显)sige层207和si层205的部分。如图6b所示，从sige层207去除的量可以由宽度a1限定，并且从si层205去除的量可以由宽度b1限定，其中宽度a1小于宽度b1。因此，包括si
1-x
ge
x
的sige层207与si层205之间的蚀刻选择性s1由比率b1/a1限定，并且包括si
1-y
gey的sige层203与sige层207之间的蚀刻选择性s2由比率c1/b1限定。
39.在本实施例中，对于为约0.15至约0.3的x值，蚀刻选择性sl被配置为约8至约100，以确保在随后的片释放工艺期间相对于si层(沟道层)205基本上去除sige层207。如果蚀刻选择性s1小于约8，则在片释放工艺期间，si层205可能会被无意地蚀刻，因为sige层207中的si量接近si层205中的si量。如果蚀刻选择性s1大于约100，蚀刻选择性s2可能会无意地降低，因为sige层207中的ge量可能接近sige层203的ge量，即x的值可能接近y的值。
40.在一些实施例中，宽度ws可以小于或等于约40nm，ml沿x轴的长度ls可以小于约40nm，相邻鳍204之间的间距可以是约70nm，伪栅极堆叠210的栅极长度lg可以小于或等于约14nm，并且相邻伪栅极堆叠210之间的间距可以为约44nm。结果，宽度c1可以小于或等于约20nm。在一些示例中，宽度b1小于或等于约1nm。
41.在进一步的实施例中，假设宽度b1小于或等于约1nm，对于为约0.3至约0.6的y值，蚀刻选择性s2至少为约15。这种选择性水平确保在蚀刻工艺302期间基本上蚀刻sige层203而不蚀刻sige层207。如果蚀刻选择性s2小于约15，则sige层207可能在蚀刻工艺302期间被无意地损坏。
42.蚀刻工艺302可以使用干法蚀刻剂、湿法蚀刻剂或它们的组合来实施。干法蚀刻剂的示例包括含卤素(例如，含氟和/或含氯)的气态物质，例如hf、f2、cf4、ch
xfy
(其中x和y都是正整数并且其中y＝3x)、clf3、nf3、sf6、cl2、hcl和bcl3，其他气态物质，例如h2、o2、he、ar和n2，其他合适的气态物质，或它们的组合。示例干法蚀刻剂可以在任何合适的温度下(例如在室温至小于约800℃下)并且在任何合适的压力下(例如在约10-3
托至约大气压下)施加。
43.湿法蚀刻剂的示例包括含有氢氧化铵(nh4oh)和过氧化氢(h2o2)的碱性溶液、含有四甲基氢氧化铵(tmah)和h2o2的碱性溶液、含有氢氟酸(hf)、h2o2和乙酸(ch3cooh)的酸性溶液、含有hf和hno3的酸性溶液、其他合适的溶液或它们的组合。在一些示例中，在示例湿法
蚀刻剂中，h2o2可以完全或部分地被臭氧水代替。示例湿法蚀刻剂可以在任何合适的温度下(例如在室温至小于约200℃下)并且在任何合适的压力下(例如在大气压下)施加。
44.在本实施例中，对于蚀刻选择性s2的目标范围，用于蚀刻工艺302的蚀刻剂的(一个或多个)选择分别根据sige层203和sige层207中的ge含量而变化。下面的表1详述了示例蚀刻剂，其被配置为在sige层203中的各种ge量下提供蚀刻选择性s2的目标范围(例如，至少约15)。具体地，蚀刻剂1包括1:1(28％ nh4oh)：(31％ h2o2)，蚀刻剂2包括1:2:3(20％-50％hf):(30％ h2o2):(99.5％ ch3cooh)，蚀刻剂3包括无等离子体clf3，并且蚀刻剂4包括气态hcl。表1中的符号“*”表示示例蚀刻剂适用于以给定组成选择性地蚀刻sige层203。例如，蚀刻剂3和蚀刻剂4可以单独或组合用于蚀刻具有至少50％ge的sige层203。要注意的是，本公开不受表1的内容的限制，表1的内容仅被提供用于说明的目的。
45.表1
[0046][0047]
图6c是相对于sige层207中的ge量绘制的蚀刻选择性s1的示意图。不同形状的数据点对应于表1中提供的不同示例蚀刻剂，并且椭圆形中包围的数据点表示当sige层207中的ge量为约15％(0.15)至约30％(0.3)时蚀刻选择性s1的范围为约8至约100。换言之，表1中提供的示例蚀刻剂可各自适用于对于sige层207中给定范围的ge含量实现蚀刻选择性s1的目标值。
[0048]
参考图1b和图7a-图7b，方法140在操作146在器件200上方形成介电层220。在本实施例中，介电层220共形地沉积在器件200上方，其中介电层220的一部分填充开口211。介电层220可以包括任何合适的材料，例如氧化硅、氮化硅、含碳氮化硅(sicn)、含碳氧化硅(sioc)、含氧氮化硅(sion)、碳和氧掺杂氮化硅(siocn)、低k介电材料、其他合适的介电材料或它们的组合。
[0049]
方法140可以通过任何合适的工艺沉积介电层220，例如原子层沉积(ald)工艺、cvd工艺、其他合适的工艺或它们的组合。在本实施例中，介电层220通过ald工艺沉积。在一些实施例中，使用ald工艺在开口211中形成介电层220导致在开口211中延伸跨过介电层220的宽度(即，沿y轴)并且沿鳍204的长度(即，沿x轴)的接缝或气隙222。在本实施例中，接缝222基本上是水平的，即基本上沿x轴。然而，在一些实施例中，接缝222不一定作为操作146的沉积工艺的结果而出现。
[0050]
随后，参考图1b和图8a-图8b，方法140在操作148去除了形成在伪栅极堆叠210上方和鳍204的暴露表面上方的介电层220的多余部分，仅留下形成在开口211中的部分。方法140可以通过各向异性蚀刻工艺(例如干法蚀刻工艺)去除介电层220的多余部分。
[0051]
参考图1b和图9a-图9b，方法140在操作150在伪栅极堆叠210的侧壁上形成顶部栅
极间隔物212。顶部栅极间隔物212可以是单层结构或多层结构并且可以包括氧化硅、氮化硅、碳化硅、含氧氮化硅(sion)、含碳氧化硅(sioc)、其他合适的材料或它们的组合。顶部栅极间隔物212的每个间隔物层可以通过以下操作形成：首先在伪栅极堆叠210上方沉积介电层并随后在各向异性蚀刻工艺(例如，干法蚀刻工艺)中去除介电层的部分，留下介电层在伪栅极堆叠210的侧壁上的部分作为顶部栅极间隔物212。
[0052]
仍然参考图1b和图9a-图9b，方法140在操作152在鳍204的s/d区中与顶部栅极间隔物212相邻形成s/d凹槽230。在本实施例中，方法100通过蚀刻工艺304去除鳍204的s/d区中的ml的部分，蚀刻工艺304可以是干法蚀刻工艺、湿法蚀刻工艺、rie或它们的组合。随后可以执行清洁工艺以用hf和/或其他合适的溶剂去除s/d凹槽230中的任何蚀刻残留物。在本实施例中，参考图9b，s/d凹槽230暴露介电层220的部分以形成bdi 224，该bdi 224在鳍204的沟道区和s/d区上方延伸。换言之，bdi 224的第一部分a bdi 224形成在鳍204的沟道区上方(即，在随后形成的金属栅极结构的最底表面和衬底202之间)，并且bdi 224的第二部分b形成在鳍204的s/d区上方(即，在随后形成的s/d特征的最底表面和衬底202之间)。因此，在本实施例中，bdi 224被认为是“全bdi”。在一些实施例中，方法140在操作152实施蚀刻剂，该蚀刻剂被配置为去除si层205和sige层207而不去除或基本上不去除介电层220。在这方面，s/d凹槽230可以暴露bdi 224的顶表面，并且不延伸超过接缝222，如图9b所示。
[0053]
在一些实施例中，参考图1b和图10a-图10c，方法140从操作152进行到操作156以在暴露于s/d凹槽230中的sige层207(即，非沟道层)的侧壁上形成内部间隔物240。参考图10a，方法140在蚀刻工艺306中选择性地去除暴露在s/d凹槽230中的sige层207的部分以形成凹槽234。在本实施例中，蚀刻工艺306对含量至少为约15％(即x至少为约0.15)的ge是选择性的，使得sige层207以明显高于基本上不含ge的si层205的速率被蚀刻。此外，蚀刻工艺306相对于介电层220(即，bdi 224)也对ge是选择性的。在一些实施例中，蚀刻工艺306是实施h2o2、氢氧化物(例如，nh4oh、tmah等)、ch3cooh、其他合适的蚀刻剂或它们的组合的湿法蚀刻工艺。在一些实施例中，蚀刻工艺306是实施本文提供的含氟气态物质的干法蚀刻工艺。在本实施例中，蚀刻工艺306的持续时间被控制以确保每个sige层207的仅部分被蚀刻以形成凹槽234，其中凹槽234沿x轴的宽度ts限定了内部间隔物240的厚度以及对应的后续形成的金属栅极结构的栅极长度lg。
[0054]
随后，参考图10b，方法140通过任何合适的沉积工艺，例如ald、cvd、其他合适的方法或它们的组合，在凹槽234中沉积介电层236。在本实施例中，介电层236共形地沉积在器件200上方，使得介电层236形成在鳍204和bdi 224的暴露表面上，填充凹槽234。参考图10c，方法140然后执行一个或多个蚀刻工艺以从伪栅极堆叠210、顶部栅极间隔物212的侧壁和s/d凹槽230的侧壁去除介电层236的部分，在凹槽234中留下内部间隔物240。如图10c所示，s/d凹槽230暴露bdi 224的部分。
[0055]
内部间隔物240(即，介电层236)可以包括任何合适的介电材料，包括硅、碳、氧、氮、其他元素或它们的组合。例如，介电层236可以包括氮化硅、碳化硅、氧化硅、含碳氮化硅(sicn)、含碳氧化硅(sioc)、含氧氮化硅(sion)、碳和氧掺杂氮化硅(siocn)、低k介电材料、原硅酸四乙酯(teos)、掺杂氧化硅(例如硼磷硅玻璃(bpsg)、氟掺杂硅酸盐玻璃(fsg)、磷硅玻璃(psg)、硼掺杂硅酸盐玻璃(bsg)等)、空气、其他合适的介电材料或它们的组合。内部间隔物240可以被配置为单层结构或包括本文提供的介电材料的组合的多层结构。在一些实
施例中，内部间隔物240具有与顶部栅极间隔物212不同的组成。在一些实施例中，内部间隔物240和顶部栅极间隔物212具有相同的组成。此外，内部间隔物240和bdi 224可以具有不同的组成。
[0056]
在一些实施例中，参考图1b和图11a-图11c并且在形成内部间隔物240之前，方法140在操作154可以在蚀刻工艺308中进一步去除介电层220在鳍204的s/d区中的部分。在一些实施例中，参考图11b，蚀刻工艺308从s/d区去除整个介电层220，使得介电层220的保留在鳍204的沟道区下方的部分形成bdi 226。因此，与图9a-图10c中描绘的bdi 224相比，bdi 226被认为是“部分bdi”。在一些实施例中，参考图11c，蚀刻工艺308去除介电层220的部分，使得介电层220的部分保留在s/d区上方以形成bdi 224，即“全bdi”，类似于在图9a-图10c中所描绘的。换言之，s/d凹槽230可延伸至接缝222上方(未描绘)或下方(例如，如图11c所示)，而不暴露s/d区中的鳍204。类似于图9b所示的实施例，bdi 224可以包括在鳍204的s/d区上方的第一部分a和在鳍204的沟道区上方的第二部分b。在一些实施例中，可以省略操作154并且bdi 224保持在鳍204的沟道区和s/d区上方。
[0057]
蚀刻工艺308与蚀刻工艺304的不同之处在于蚀刻工艺308选择性地去除介电层220并且不被配置为去除或基本上去除si层205、sige层207或器件200的其他组件。在一些实施例中，蚀刻工艺308是各向异性蚀刻工艺，例如干法蚀刻工艺，并且可以通过蚀刻持续时间或通过终点检测来控制。例如，关于形成如图11b所示的bdi 226，蚀刻工艺308被控制为使得s/d凹槽230沿z轴延伸以在s/d凹槽232中暴露衬底202(或基鳍204')。关于形成如图11c所示的bdi 224，控制蚀刻工艺308使得s/d凹槽230仅部分穿透介电层220以停止在接缝222和衬底202之间。
[0058]
随后，参考图1b和图12a-图12c，方法140在操作156在与图10a-图10c中所描绘的那些相似的一系列工艺中在sige层207的暴露侧壁上形成内部间隔物240。值得注意的是，由于bdi 226的“部分”结构，s/d凹槽232暴露出衬底202的部分，而不是如图10c所示的bdi 224。
[0059]
此后，参考图1a和图13-图14，方法100从操作108进行到操作110以在s/d凹槽中形成外延s/d特征。图13描绘了包括设置在外延s/d特征250下方的bdi 224或全bdi的器件200的实施例，并且图14描绘了包括与外延s/d特征252相邻设置的bdi 226或部分bdi的器件的实施例。外延s/d特征250和252可以各自被配置为用于形成nfet或pfet的n型外延s/d特征或p型外延s/d特征，这取决于具体的设计要求。外延s/d特征250和252可以各自包括掺杂有n型掺杂剂(例如砷、磷、其他n型掺杂剂或它们的组合)的一个或多个硅(epi si)或碳化硅(epi sic)外延层以形成n型外延s/d特征。替代地，外延s/d特征250和252可以各自包括掺杂有p型掺杂剂(例如硼、锗、铟、其他p型掺杂剂或它们的组合)的一个或多个硅锗(epi sige)外延层，以形成p型外延s/d特征。
[0060]
方法100可以通过实施如上关于形成ml的各个层所讨论的外延生长工艺来形成外延s/d特征250和252。在一些实施例中，通过在外延生长工艺期间将掺杂剂添加到源材料来原位掺杂外延材料。在一些实施例中，在执行沉积工艺之后通过离子注入工艺来掺杂外延材料。在一些实施例中，随后执行退火工艺以激活外延s/d特征250和252中的掺杂剂。
[0061]
仍然参考图1a和图13-图14b，方法100在操作112去除伪栅极堆叠210和sige层207。图13对应于图9a-图10c中sip描绘的实施例，图14a对应于图11a、图11b和图12a-图12c
中所描绘的实施例，并且图14b对应于图11c中所描绘的实施例。在去除伪栅极堆叠210之前，方法100在外延s/d特征250(或252)上方形成层间介电(ild)层216，其可以包括氧化硅、低k介电材料、teos、掺杂的氧化硅(例如，bpsg、fsg、psg、bsg等)、其他合适的介电材料或它们的组合。在一些实施例中，方法100可以在形成ild层216之前在外延s/d特征250(或252)上方形成蚀刻停止层(esl)。esl可以包括氮化硅、碳化硅、含碳氮化硅(sicn)、含氧氮化硅(sion)、碳和氧掺杂氮化硅(siocn)、氮化铝、高k介电材料、其他合适的材料或它们的组合。ild层216和esl可以各自通过cvd、fcvd、ald、pvd、其他合适的方法或它们的组合形成。在一个或多个cmp工艺中平坦化esl和ild层216之后，通过任何合适的蚀刻工艺，例如干法蚀刻工艺，从器件200去除至少部分伪栅极堆叠210以形成栅极沟槽(未描绘)。在一些实施例中，在栅极沟槽中形成金属栅极结构之前，伪氧化物层209从栅极沟槽被去除并用界面层(未描绘)代替。
[0062]
随后，方法100在操作112执行片释放工艺以在鳍204中的si层205之间形成开口(未描绘)。片释放工艺可以通过不去除或基本不去除si层205和器件200的其他周围的介电特征的蚀刻工艺来实施。如上文详细讨论的，约15％的最小ge含量确保足够的蚀刻选择性s1(例如，如上文详细讨论的约8至约100)用于在不损坏si层205的情况下去除sige层207。蚀刻工艺可以是干法蚀刻工艺或对sige层207中包含的ge有选择性的湿法蚀刻工艺。由此产生的开口为在沟道层，即si层205之间形成金属栅极结构提供了空间。在这方面，术语“沟道层205”和“si层205”在以下讨论中是可互换的。
[0063]
上面详细讨论了可用于相对于si层205选择性地蚀刻sige层207的示例干法和湿法蚀刻剂(例如，参见表1)。对于干法蚀刻剂，含卤素(例如，含氟和/或含氯)的气体物质可以优先与si-ge键反应而不是与si-si键反应以形成si-f键、ge-f键和反应性悬空键，这可以进一步促进与额外卤素原子的反应以完全去除sige层207。关于碱基湿法蚀刻剂，尽管si层205和sige层207都可以被氧化剂(例如，h2o2、hno3和臭氧水)氧化以分别形成si(oh)2和ge(oh)
22+
，si(oh)2和ge(oh)
22+
被氢氧根oh-离子溶解的速率可以调整以实现蚀刻选择性s1的目标范围。类似地，由于si层205和sige层207都可以在酸基湿法蚀刻剂中被氧化剂氧化并随后被酸(例如hf)溶解，蚀刻选择性s1可以通过调节氧化剂与酸的比率(按重量或按体积)。
[0064]
此后，仍然参考图1a和图13-14，方法100在操作114在栅极沟槽和开口中形成金属栅极结构260以分别代替伪栅极堆叠210和sige层207。结果，金属栅极结构260的部分环绕并接合每个沟道层205以形成堆叠结构ml'。在本实施例中，金属栅极结构260至少包括设置在沟道层205上方并围绕沟道层205的高k介电层262以及设置在高k介电层262上方的金属栅极电极264。在本实施例中，高k介电层262包括任何合适的高k介电材料，例如氧化铪、氧化镧、其他合适的材料或它们的组合。在本实施例中，金属栅极电极264至少包括设置在高k介电层262上方的功函数金属(wfm)层264a和设置在wfm层上方的导电层(或金属填充层)264b。wfm层264a可以是单层结构或至少包括p型wfm层、n型wfm层或它们的组合的多层结构。导电层264b可以包括cu、w、al、co、ru、其他合适的材料或它们的组合。金属栅极结构260还可以包括其他层(未描绘)，例如覆盖层、阻挡层、其他合适的层或它们的组合。金属栅极结构260的各个层可以通过任何合适的方法形成，例如化学氧化、热氧化、ald、cvd、pvd、电镀、其他合适的方法或它们的组合。
[0065]
作为上面关于图5a-图12c讨论的示例先bdi工艺的替代方案，方法140可以实施后bdi工艺，在该工艺期间，在形成s/d凹槽之后形成bdi。在一些实施例中，部分bdi(即，bdi 226)与内部间隔物(即，内部间隔物240)分开形成，如图15a-图20c中的操作147、149和151所示。在一些实施例中，部分bdi与内部间隔物一起形成，如图15a-图15b和图22a-图24b中的操作153、155和157所示。
[0066]
参考图1b和图15a-图15b，在操作142从器件200去除伪氧化物层209的部分之后，方法140在操作143在伪栅极堆叠210的侧壁上形成顶部栅极间隔物212，其工艺类似于上面关于图9a-图9b讨论的操作150的工艺。
[0067]
仍然参考图1b和图15a-15b，方法140在操作145实施蚀刻工艺310以在鳍204中形成s/d凹槽232，其中s/d凹槽232暴露衬底202(或基鳍204')。在本实施例中，蚀刻工艺310与蚀刻工艺304和308的不同之处在于蚀刻工艺310被配置为去除sige层203、si层205和sige层207。相比之下，蚀刻工艺304被配置为选择性地去除si层205和sige层207而不去除或基本不去除介电层220，并且蚀刻工艺308被配置为基本去除仅介电层220。
[0068]
参考图1b和图16a-图16b，方法140在操作147在蚀刻工艺312中选择性地去除sige层203以在ml和基鳍204'之间形成开口211。在本实施例中，蚀刻工艺312被配置为去除sige层203而不去除或基本不去除si层205和sige层207。换言之，蚀刻工艺312以高于si层205和sige层207的速率去除sige层203。在一些实施例中，蚀刻工艺312是用与蚀刻工艺302中使用的蚀刻剂类似的一种或多种蚀刻剂实施的(详见表1)。
[0069]
在本实施例中，参考图16a和图17a，蚀刻工艺312被配置为从沿x轴的两个相反方向ed各向同性地去除sige层203。换言之，sige层203从伪栅极堆叠210(以及顶部栅极间隔物212)的两侧被去除。在这方面，参考图17a-图17b，开口211的宽度c2是栅极长度lg的约一半和沿x轴测量的宽度w
p
的总和(即，(lg/2+w
p
))。此外，蚀刻工艺312可能无意地去除(尽管不明显)sige层207和si层205的部分。如图17b中所示，从sige层207去除的量可以由宽度a2限定，并且从si层205去除的量可以由宽度b2限定，其中宽度a2和b2分别类似于宽度a1和b1(或与其基本相同)。在一些实施例中，宽度b2小于或等于约1nm。因此，si层205和sige层207之间的蚀刻选择性由比率b2/a2限定，并且可以类似于蚀刻选择性s1，并且sige层203和sige层207之间的蚀刻选择性s3由比率c2/b2限定。在非限制性示例中，因为ws/2可以大于(lg/2+w
p
)，所以当宽度b1和b2基本上相同(例如两者都小于或等于约1nm)时，蚀刻选择性s2可以大于蚀刻选择性s3。
[0070]
现在参考图1b和图18a-图19b，方法140在操作149在开口211中形成bdi 226。方法140在与上面关于操作146和148讨论的工艺类似的一系列工艺中形成bdi 226。例如，参考图18a-图18b，方法140首先在器件200上方沉积介电层220，使得介电层220形成在顶部栅极间隔物212上方、沿s/d凹槽232的侧壁和底表面以及在开口211中。上面详细论述了介电层220的组成及形成方法。在一些实施例中，如本文所描绘的，接缝222可以作为使用例如ald工艺形成介电层220的结果而形成，尽管接缝222可能不一定存在。在图18a-图19b中的描绘的实施例中，接缝222沿x轴在基本水平的方向上延伸。
[0071]
随后，参考图19a-图19b，方法140执行蚀刻工艺314以去除介电层220的部分，将bdi 226留在开口211中。在本实施例中，蚀刻工艺314被配置为从伪栅极堆叠210、顶部栅极间隔物212的侧壁和s/d凹槽232的侧壁去除介电层220的部分，在开口211中留下介电层220
的部分以形成bdi 226。在一些实施例中，蚀刻工艺314是以各向异性或定向方式实施的。因为在操作145形成s/d凹槽232去除了设置在鳍204的s/d区上方的sige层203的部分，所以由于上述相同的原因，所得的bdi 226被认为是“部分”bdi。
[0072]
参考图20a-图20c，方法140在操作151在s/d凹槽232中暴露的sige层207的侧壁上形成内部间隔物240。在本实施例中，方法140实施蚀刻工艺316(其可以类似于蚀刻工艺306)以形成凹槽234，在器件200上方沉积介电层236，并去除介电层236的部分以在凹槽234中形成内部间隔物240，这一系列工艺类似于上面关于操作156所讨论的那些工艺。
[0073]
此后，参考图1a和图21，方法100继续在操作110在s/d凹槽232中形成外延s/d特征252，并且随后在操作112和114形成金属栅极结构260，如上文关于图13和图14详细讨论的。要注意，图21中描绘的器件200的实施例类似于图14中所描绘的器件的实施例，其中内部间隔物240和bdi 226通过单独的工艺形成并且可以包括(但不一定如此)不同的材料。
[0074]
作为操作147的替代方案，参考图22a-图23b，方法140在操作153在蚀刻工艺318中去除sige层203和sige层207的部分以形成开口211和凹槽234，其中凹槽234被配置为在后续操作中形成内部间隔物。类似于图17a所示的实施例，参考图23a，蚀刻工艺318去除sige层203的距离基本上等于栅极长度lg的约一半和顶部栅极间隔物212的宽度w
p
之和(即，(lg/2+w
p
))。
[0075]
在本实施例中，蚀刻工艺318被配置为完全去除sige层203同时还部分地去除sige层207。相比之下，分别在操作144和147实施的蚀刻工艺302和312被配置为完全去除sige层203而不去除或基本不去除sige层207。换句话说，被配置用于蚀刻工艺318的sige层203和sige层207之间的蚀刻选择性s4小于分别被配置用于蚀刻工艺302和312的蚀刻选择性s2和s3。在这方面，代替单独形成用于bdi的开口和用于内部间隔物的凹槽(例如，通过蚀刻工艺312和316)，方法140在操作153可以在使用相同的(一种或多种)蚀刻剂的一步蚀刻工艺中这样做。这种降低的蚀刻选择性降低了相对于sige层207对sige层203中的ge量的要求，从而导致在ml的外延形成期间结构缺陷(例如，sige层203和最底部的sige层207之间的界面处的晶格失配)较少。在一些实施例中，蚀刻工艺318可以各向同性地实施并且可以包括干法蚀刻工艺、湿法蚀刻工艺、rie工艺、其他合适的工艺或它们的组合。
[0076]
仍然参考图22b和图23b，开口211可以由沿x轴的宽度c3和沿z轴的高度z1限定，并且凹槽234可以由沿x轴的宽度b3限定，其中宽度b3也被认为是蚀刻工艺318期间最底部sige层207的横向损失。因此，sige层203和sige层207之间的蚀刻选择性s4可以表示为比率c3/b3。在一些实施例中，蚀刻选择性s4的具体值取决于宽度b3的值，其决定形成于凹槽234中的内部间隔物242的厚度。在本实施例中，宽度b3被配置为大于约1nm至约5nm。这与蚀刻工艺302和312形成对比，其中分别由宽度b1和b2限定的横向损失可以等于或小于约1nm。如果宽度b3小于约1nm，则所得内部间隔物(即内部间隔物242)可能太薄而无法在金属栅极结构(即金属栅极结构260)和外延s/d特征(即，外延s/d特征252)之间提供绝缘。如果宽度b3大于约5nm，则所得栅极长度lg可能太小而无法满足功能性fet的设计要求。在本实施例中，对于介于约1nm至约5nm之间的宽度b3，蚀刻选择性s4为约2.4至约12，其低于前述蚀刻选择性s2和蚀刻选择性s3。在一些实施例中，蚀刻选择性s4为约6至约12。
[0077]
在本实施例中，蚀刻选择性s4的相对较低的值是造成如图22b和图23b所示的锥形开口270的最底部sige层207的垂直过蚀刻的原因。锥形开口270可以由宽度d限定，该宽度d
是宽度c3和宽度b3之间的差。另外，锥形开口270的高度h(也被认为是最底部sige层207的高度损失)可以由高度z2以及高度z1之间的差来限定，高度z2是从锥形开口270的顶表面至开口211的底表面测量的距离。在这方面，向下倾斜并远离s/d凹槽232的锥形开口270的斜率r可以由比率h/d限定。在一些实施例中，高度h类似于宽度b3，其大于约1nm但不超过约5nm。相比之下，与sige层203的各向同性蚀刻相比，在蚀刻工艺302和312期间沿z轴的sige层207的垂直过蚀刻是无关紧要的。例如，虽然未描绘，但是由图5b和图16b中所描绘的蚀刻工艺302和312引起的高度损失最多为约1nm。在一些非限制性示例中，参考图22b，宽度b3可以是高度z2的约一半，并且延伸到基鳍204'中的s/d凹槽232的部分可以由高度z2的约一半的高度限定。
[0078]
在本实施例中，用于调整蚀刻工艺318的sige层203和sige层207之间的蚀刻选择性s4的考虑是双重的。首先，蚀刻选择性s4应该足够高，以保证sige层203被蚀刻得比sige层207大得多。其次，蚀刻选择性s4不应超过阈值，以确保所得的内部间隔物(即，图24b中所示的内部间隔物242)被形成至足够的厚度以用于在器件200中提供绝缘。
[0079]
在一些实施例中，可以通过使用与用于蚀刻工艺302和312的蚀刻剂不同的蚀刻剂来实现调整蚀刻选择性s4。替代地或另外地，调整蚀刻选择性s4可以通过减少sige层203的si
1-y
gey中的ge的量y来实现，虽然y的值保持大于x的值但小于约0.6(60％)，如上文详细讨论的。
[0080]
参考下表2，提供了与在表1中列出的用于蚀刻工艺302的相同示例蚀刻剂，即蚀刻剂1、蚀刻剂2、蚀刻剂3和蚀刻剂4的适用性。符号“#”表示根据上述考虑，示例蚀刻剂的使用不适用于实现蚀刻选择性s4的目标范围。例如，当sige层203中ge的量超过约30％时，适用于为蚀刻工艺302产生相对较高的蚀刻选择性(即，蚀刻选择性s2)的蚀刻剂1在蚀刻工艺318期间可能不会充分地蚀刻sige层203和sige层207。相比之下，当sige层203中ge的量超过约30％时，蚀刻剂3和蚀刻剂4单独或组合地适用于实现蚀刻选择性s4的期望范围。要注意的是，本公开不受表2的内容的限制，表2的内容仅被提供用于说明的目的。
[0081]
表2
[0082][0083]
随后，参考图1b和图24a，方法140在操作155在器件200上方沉积介电层272，从而填充s/d凹槽232、开口211、锥形开口270和凹槽234。介电层272可以与以上讨论的介电层220基本相似或不同，并且可以包括任何合适的材料，例如氧化硅、氮化硅、含碳氮化硅(sicn)、含碳氧化硅(sioc)、含氧氮化硅(sion)、碳和氧掺杂的氮化硅(siocn)、低k介电材料、其他合适的介电材料或它们的组合。介电层272可以通过任何合适的方法沉积，例如ald、cvd、其他合适的方法或它们的组合。在本实施例中，介电层272通过ald工艺沉积。
[0084]
在一些实施例中，使用ald工艺在开口211中形成介电层272导致沿x轴纵向延伸的接缝或气隙274a。接缝274a与接缝222的不同之处在于接缝274被配置为具有等于或小于图22b和图23b所示的锥形开口270的斜率r的斜率。参考图24a，形成介电层272可导致额外的接缝274b和274c，其中接缝274大体沿z轴延伸并且接缝274c各自沿x轴远离接缝274b延伸。在一些实施例中，沿z轴测量的接缝274c的高度在远离接缝274b的方向上并沿x轴逐渐减小。在一些示例中，形成在接缝274b的每一侧上的介电层272的部分可以由如图24a所示的为高度z2的约一半的厚度来限定。在一些实施例中，接缝274a-274c中的一个或多个接缝在操作155的沉积工艺之后不存在于器件200中。要注意，在随后的蚀刻工艺中修整介电层272之后，接缝274b和274c(如果存在)从器件200中去除。
[0085]
参考图1b和图24b，方法140在操作157执行蚀刻(或修整)工艺以去除形成在s/d凹槽232中的介电层272的部分，在开口211和锥形开口270中留下介电层272的部分以形成bdi 276并在凹槽234中留下介电层272的部分以形成内部间隔物242。值得注意的是，在去除介电层272的部分之后，接缝274a的部分保留在bdi 276中。在一些实施例中，蚀刻工艺类似于在上面关于操作148详细讨论的蚀刻工艺314。所得的bdi276包括向下延伸并远离s/d凹槽232的锥形上表面277。
[0086]
参考图1a和图25，方法100在操作110继续以在s/d凹槽232中形成外延s/d特征252，并且随后在操作112和114用金属栅极结构260代替伪栅极堆叠210和sige层207的剩余部分，如上面关于图13和图14详细讨论的。
[0087]
在本实施例中，图25中描绘的器件200与图13和图14(或图21)中描绘的器件200之间的不同之处是双重的。首先，图25中描绘的内部间隔物242和bdi 276通过普通的蚀刻和沉积工艺形成，使得它们可以形成为具有相同的组成。相比之下，图13和图14中描绘的内部间隔物240和bdi 226可以形成为具有不同的组成，因为它们是在单独的工艺中形成的。其次，用于形成内部间隔物242和bdi 276的共同蚀刻工艺导致ml的最底部sige层207中的过度蚀刻，导致bdi 276具有与最底部sige层207相接的向下锥形的上表面277。在本实施例中，锥形上表面277还与金属栅极结构260的最底部部分相接。相比之下，图13和图14中描绘的bdi224和bdi 226的上表面沿x轴基本水平。在本实施例中，接缝274a也由向下斜率限定，该向下斜率可小于或等于bdi 276的锥形上表面277的斜率r。
[0088]
在一些实施例中，参考图26-图29(分别对应于图13、图14a、图14b和图25)，bdi 224(图26和图27)、226(图28)和276(图29)被配置有多层不同的介电材料。例如，bdi 224可以包括设置在层224a上方的层224b，bdi 226可以包括层226a上方的层226b，并且bdi 276可以包括层276a上方的层276b。在一些实施例中，参考图26，内部间隔物240可以包括单层结构，并且bdi 224可以包括多层结构。在一些实施例中，参考图27和图28，内部间隔物240包括以多层结构设置在层240a上方的层240b，其中层240a和240b可以分别与层226a和226b相同或不同。在一些实施例中，参考图29，内部间隔物242包括以多层结构设置在层242a上方的层242b，其中层242a和242b分别与层276a和276b相同。包括在层224a、224b、226a、226b、240a、240b、242a、242b、276a和276b中的介电材料的示例在上文关于介电层220和内部间隔物240进行了讨论。
[0089]
此后，方法100在操作116可以对器件200执行额外的处理步骤。例如，方法100可以在外延s/d特征250(或252)上方形成s/d接触件(未描绘)。每个s/d接触件可以包括任何合
适的导电材料，例如co、w、ru、cu、al、ti、ni、au、pt、pd、其他合适的导电材料或它们的组合。方法100可以通过一系列图案化和蚀刻工艺在ild层216中形成s/d接触件开口，并且随后使用任何合适的方法(例如cvd、ald、pvd、电镀、其他合适的工艺或它们的组合)在s/d接触件开口中沉积导电材料。在一些实施例中，硅化物层(未描绘)形成在外延s/d特征250(或252)和它们各自的s/d接触件之间。硅化物层可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、其他合适的硅化物或它们的组合。可以通过诸如cvd、ald、pvd或它们的组合的沉积工艺在器件200上方形成硅化物层。随后，尽管未描绘，方法100可以在器件200上方形成额外的特征，例如额外的esl和ild层、金属栅极结构260上方的栅极接触件、垂直互连特征(例如，通孔)、水平互连特征(例如，导线)、额外的金属间介电层(例如esl和ild层)、其他合适的特征或它们的组合。
[0090]
尽管不旨在进行限制，但本公开的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本公开提供形成gaa fet的方法，该gaa fet包括底部(或掩埋)介电隔离结构(bdi)，该结构可以在沟道区下方或在gaa fet的沟道区和s/d区下方延伸。在本实施例中，形成bdi包括形成伪sige层并随后用介电层代替它以形成bdi。在一些实施例中，在形成s/d凹槽之前在先bdi工艺中形成bdi。替代地，在形成s/d凹槽之后在后bdi工艺中形成bdi。在一些实施例中，gaa fet的bdi和内部间隔物在一系列蚀刻和沉积工艺中一起形成。在一些实施例中，bdi形成为包括与gaa fet的栅极结构的最底部部分相接的锥形顶表面。本公开的实施例可适用于通过在gaa fet的沟道区和/或s/d区下方并入掩埋介电层来改进对子沟道泄漏的控制。
[0091]
在一个方面，本公开提供了一种半导体结构，其包括衬底和设置在衬底上方的多个半导体层。半导体结构还包括设置在每个半导体层上并包覆每个半导体层的栅极结构和设置在衬底上方并与栅极结构相邻的源极/漏极特征。半导体结构还包括设置在栅极结构的最底表面和衬底之间的介电层。
[0092]
在另一方面，本公开提供了一种半导体结构，其包括衬底和包括与金属栅极结构交错的沟道层的堆叠结构。半导体结构还包括设置在堆叠结构和衬底之间的隔离特征，其中金属栅极结构的最底部直接接触隔离特征。半导体结构进一步包括邻近堆叠结构设置的源极/漏极特征以及设置在金属栅极结构和源极/漏极特征之间的内部间隔物。
[0093]
在又一方面，本公开提供了一种方法，包括形成从衬底突出的鳍，其中鳍包括第一sige层和位于第一sige层上方的堆叠结构，其中堆叠结构包括交替的第二sige层和si层，并且其中第一sige层比每个第二sige层包括更多的ge；在鳍的沟道区上方形成伪栅极堆叠；用介电层代替第一sige层以形成隔离特征；去除鳍的一部分以形成邻近伪栅极堆叠的源极/漏极凹槽；在暴露于源极/漏极凹槽的第二sige层的侧壁上形成内部间隔物；在内部间隔物上方形成源极/漏极特征；以及形成邻近源极/漏极特征的金属栅极结构以代替伪栅极堆叠和第二sige层，使得金属栅极结构的最底部直接接触隔离特征。
[0094]
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、代替和变更。
[0095]
示例1.一种半导体结构，包括：
[0096]
衬底；
[0097]
多个半导体层，设置在所述衬底上方；
[0098]
栅极结构，设置在所述半导体层中的每一者上并且包覆所述半导体层中的每一者；
[0099]
源极/漏极特征，设置在所述衬底上方并且邻近所述栅极结构；以及
[0100]
介电层，设置在所述栅极结构的最底表面和所述衬底之间。
[0101]
示例2.根据示例1所述的半导体结构，其中，所述介电层包括设置在所述栅极结构的最底表面和所述衬底之间的第一部分和设置在所述源极/漏极特征和所述衬底之间的第二部分。
[0102]
示例3.根据示例1所述的半导体结构，其中，所述介电层包括嵌入其中的接缝。
[0103]
示例4.根据示例3所述的半导体结构，其中，所述源极/漏极特征延伸到所述接缝下方但在所述衬底上方。
[0104]
示例5.根据示例1所述的半导体结构，其中，所述介电层包括从所述源极/漏极特征向下延伸的锥形顶表面。
[0105]
示例6.根据示例5所述的半导体结构，其中，所述介电层包括嵌入其中的接缝，并且其中所述接缝是锥形的。
[0106]
示例7.根据示例1所述的半导体结构，还包括位于所述栅极结构和所述源极/漏极特征之间的内部间隔物，其中所述内部间隔物和所述介电层具有相同的组成。
[0107]
示例8.一种半导体结构，包括：
[0108]
衬底；
[0109]
堆叠结构，包括与金属栅极结构交错的沟道层；
[0110]
隔离特征，设置在所述堆叠结构和所述衬底之间，其中，所述金属栅极结构的最底部直接接触所述隔离特征；
[0111]
邻近堆叠结构设置的源极/漏极特征；以及
[0112]
内部间隔物，设置在所述金属栅极结构和所述源极/漏极特征之间。
[0113]
示例9.根据示例8所述的半导体结构，其中，所述源极/漏极特征延伸穿过所述隔离特征以接触所述衬底。
[0114]
示例10.根据示例8所述的半导体结构，其中，所述源极/漏极特征的底表面直接接触所述隔离特征。
[0115]
示例11.根据示例8所述的半导体结构，其中，所述金属栅极结构的最底部与所述隔离特征之间的界面向下倾斜。
[0116]
示例12.根据示例8所述的半导体结构，其中，所述内部间隔物和所述隔离特征具有相同的组成。
[0117]
示例13.根据示例8所述的半导体结构，其中，所述隔离特征包围气隙。
[0118]
示例14.一种方法，包括：
[0119]
形成从衬底突出的鳍，其中，所述鳍包括第一sige层和位于第一sige层上方的堆叠结构，其中所述堆叠结构包括交替的第二sige层和si层，并且其中所述第一sige层比所述第二sige层中的每一个包括更多的ge；
[0120]
在所述鳍的沟道区上方形成伪栅极堆叠；
[0121]
用介电层代替第一sige层以形成隔离特征；
[0122]
去除所述鳍的一部分以形成邻近所述伪栅极堆叠的源极/漏极凹槽；
[0123]
在暴露于所述源极/漏极凹槽的所述第二sige层的侧壁上形成内部间隔物；
[0124]
在所述内部间隔物上方形成源极/漏极特征；以及
[0125]
形成邻近所述源极/漏极特征的金属栅极结构以代替所述伪栅极堆叠和所述第二sige层，使得所述金属栅极结构的最底部直接接触所述隔离特征。
[0126]
示例15.根据示例14所述的方法，其中，所述源极/漏极凹槽在形成所述隔离特征之后形成。
[0127]
示例16.根据示例15所述的方法，还包括在形成所述源极/漏极凹槽之后，去除所述源极/漏极凹槽中的所述隔离特征的一部分以暴露所述衬底，使得所述源极/漏极特征的底表面被形成为直接接触所述衬底。
[0128]
示例17.根据示例15所述的方法，其中，形成所述源极/漏极凹槽暴露了所述源极/漏极凹槽中的所述隔离特征的一部分，使得所述源极/漏极特征的底表面被形成为直接接触所述隔离特征。
[0129]
示例18.根据示例14所述的方法，其中，形成所述源极/漏极凹槽在形成所述隔离特征之前执行，并且其中形成所述内部间隔物在形成所述隔离特征之后执行。
[0130]
示例19.根据示例14所述的方法，其中，形成所述源极/漏极凹槽在形成所述隔离特征之前执行，并且其中代替所述第一sige层包括形成所述隔离特征和一起形成所述内部间隔物。
[0131]
示例20.根据示例14所述的方法，其中，代替所述第一sige层包括：
[0132]
相对于所述第二sige层和所述si层选择性地去除所述第一sige层以形成开口；
[0133]
在所述衬底上方沉积所述介电层，从而填充所述开口；以及
[0134]
执行各向异性蚀刻工艺以去除所述介电层的一部分，将所述隔离特征留在所述开口中。

技术特征：
1.一种半导体结构，包括：衬底；多个半导体层，设置在所述衬底上方；栅极结构，设置在所述半导体层中的每一者上并且包覆所述半导体层中的每一者；源极/漏极特征，设置在所述衬底上方并且邻近所述栅极结构；以及介电层，设置在所述栅极结构的最底表面和所述衬底之间。2.根据权利要求1所述的半导体结构，其中，所述介电层包括设置在所述栅极结构的最底表面和所述衬底之间的第一部分和设置在所述源极/漏极特征和所述衬底之间的第二部分。3.根据权利要求1所述的半导体结构，其中，所述介电层包括嵌入其中的接缝。4.根据权利要求3所述的半导体结构，其中，所述源极/漏极特征延伸到所述接缝下方但在所述衬底上方。5.根据权利要求1所述的半导体结构，其中，所述介电层包括从所述源极/漏极特征向下延伸的锥形顶表面。6.根据权利要求5所述的半导体结构，其中，所述介电层包括嵌入其中的接缝，并且其中所述接缝是锥形的。7.根据权利要求1所述的半导体结构，还包括位于所述栅极结构和所述源极/漏极特征之间的内部间隔物，其中所述内部间隔物和所述介电层具有相同的组成。8.一种半导体结构，包括：衬底；堆叠结构，包括与金属栅极结构交错的沟道层；隔离特征，设置在所述堆叠结构和所述衬底之间，其中，所述金属栅极结构的最底部直接接触所述隔离特征；邻近所述堆叠结构设置的源极/漏极特征；以及内部间隔物，设置在所述金属栅极结构和所述源极/漏极特征之间。9.根据权利要求8所述的半导体结构，其中，所述源极/漏极特征延伸穿过所述隔离特征以接触所述衬底。10.一种形成半导体结构的方法，包括：形成从衬底突出的鳍，其中，所述鳍包括第一sige层和位于第一sige层上方的堆叠结构，其中所述堆叠结构包括交替的第二sige层和si层，并且其中所述第一sige层比所述第二sige层中的每一个包括更多的ge；在所述鳍的沟道区上方形成伪栅极堆叠；用介电层代替第一sige层以形成隔离特征；去除所述鳍的一部分以形成邻近所述伪栅极堆叠的源极/漏极凹槽；在暴露于所述源极/漏极凹槽的所述第二sige层的侧壁上形成内部间隔物；在所述内部间隔物上方形成源极/漏极特征；以及形成邻近所述源极/漏极特征的金属栅极结构以代替所述伪栅极堆叠和所述第二sige层，使得所述金属栅极结构的最底部直接接触所述隔离特征。

技术总结
本公开涉及底部介电隔离及其在场效应晶体管中的形成方法。半导体结构包括衬底和堆叠结构，该堆叠结构包括与金属栅极结构交错的沟道层。半导体结构还包括设置在堆叠结构和衬底之间的隔离特征，其中金属栅极结构的最底部直接接触隔离特征。半导体结构进一步包括邻近堆叠结构设置的源极/漏极特征以及设置在金属栅极结构和源极/漏极特征之间的内部间隔物。极结构和源极/漏极特征之间的内部间隔物。


技术研发人员：陈佳政 邓运桢 陈亮吟 杨育佳 何彩蓉
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.03.03
技术公布日：2023/8/24