用于并行设计和工艺优化的方法及系统与流程

用于并行设计和工艺优化的方法及系统
1.相关的交叉引用
2.本技术要求于2020年12月15日提交的美国临时专利申请号63/125,930，“用于设计和技术共优化的方法和系统”的权益。前述美国专利申请转让给其受让人并且在此通过引用将其全文并入本文。
技术领域
3.本公开涉及电子设计自动化工具的领域。具体地，本公开涉及用于集成电路的并行设计和工艺优化的方法和系统。


背景技术：

4.集成电路是诸如电阻器、电容器、电感器、互感器、传输线、二极管、双极结型晶体管(bjt)、结型场效应晶体管(jfet)、金属氧化物半导体场效应晶体管(mosfet)、金属半导体场效应晶体管(mesfet)、薄膜晶体管(tft)等电路元件的网络。
5.复杂的集成电路的开发通常需要使用强大的数字仿真程序。例如，电路仿真在集成电路的设计流程中是重要部分，帮助电路设计者在不经过昂贵的制造过程的情况下验证其设计的功能和性能。随着半导体处理技术迁移到纳米尺度，需要新的仿真方法来解决具有纳米特征的电路设计中固有存在的新问题。现代集成电路在新技术代的发展中不断地挑战电路仿真算法和实现方式。半导体工业需要eda软件，其具有分析纳米效应(如耦合噪声、地面反弹、传输线波传播、动态泄漏电流、供电电压降以及非线性器件和电路行为，其全部与动态电流相关)的能力。因此，详细的电路仿真和晶体管级仿真已成为研究和解决纳米设计问题的最有效方法之一。
6.电子电路仿真器的实例包括在加利福尼亚大学伯克利分校(uc berkeley)开发的集成电路重点仿真程序(spice)，以及spice的各种增强版本或派生版本。spice及其派生版本或增强版本在下文中将被称为spice电路仿真器或spice。spice方法将电路视为非划分对象。
7.spice类仿真可以提供对应电路在实际构建时将如何表现的相当准确的预测。优选地，不仅对单独的子电路，而且对整个系统(例如，整个集成电路)进行预测，使得可以发现和处理与噪声等相关的系统范围的问题。在spice类仿真的一般处理流程中，仿真中的模拟集成电路经常以网表描述的形式来表示。网表是用spice类语言编写的待仿真的模拟电路的电路描述。spice网表是具有仿真控制语句的纯的结构语言。像verilog-a
tm
的其他语言具有包括行为构建体的能力。spice的结构网表与模拟集成电路的电路组件的预定义集可以根据某些电路建模方法(这不是本公开的关注点)以矩阵的形式来表示。非线性微分方程的数目范围从1到n。存在由线性方程操作的对应数量的输入向量。输入向量集合示出为{i1，i2，..in}。接下来，利用输入矢量集合计算线性矩阵以生成解矢量集合{v1，v2，..vn}。重复该计算直到该组解收敛。然后该组解可以在计算机屏幕上以波形、测量或检查的形式显示，以便工程师检查仿真结果。
8.然而，随着行业继续不断地缩小到越来越小的器件几何形状，并且将更多互连组件挤入系统中，整个系统的spice类仿真变得更加困难和有问题。这种缩小的实例是最近从微米尺寸的沟道向深亚微米尺寸的晶体管沟道长度的转变。由于较小的器件几何形状，电路设计者能够将电路组件(例如，晶体管、二极管、电容器)以指数方式蔓延到给定集成电路(ic)中，并且因此将矩阵大小增加到在所期望的时间范围内可能无法解决的复杂度。
9.电路可以被表示为大的数字离散非线性矩阵，用于分析瞬时电流。矩阵维度具有与电路中节点的数目相同的次序。对于瞬态分析，这种巨大的非线性系统需要求解几十万次，从而限制了spice方法的容量和性能。spice方法通常可以仿真高达约50,000个节点的电路。因此，在全芯片设计中使用spice方法是不实际的。它广泛用于电池设计、文库构建和准确度验证。
10.由于某些精度损失，在20世纪90年代早期开发的快速spice方法提供比spice方法大约两个数量级的容量和速度。通过采用简化的模型、电路分区方法和事件驱动算法，并且通过利用电路延时，进行性能增益。
11.spice以节点/元件方式对电路建模，即，电路被视为在节点处连接的各种电路元件的集合。spice的核心是所谓的节点分析，其通过以矩阵格式公式化节点方程(或电路方程)以表示电路并且通过求解这些节点方程来实现。电路元件由器件模型建模，其产生在电路等式中表示为矩阵的模型结果。
12.用于对电路元件进行建模的器件模型(诸如，由加州大学伯克利分校开发的用于对mosfet器件进行建模的spice模型)通常包括模型方程和在各种偏置条件下数学地表示电路元件的特性的一组模型参数。例如，具有n个端子的电路元件可以通过以下电流-电压关系来建模：
13.ii＝fi(v
1,
...,vn,t)对于i＝1，
…
，，n，
14.其中，ii表示进入端子i的电流；vj(j＝1,
…
,n)表示跨端子j和参考端子(诸如，地)的电压或端子偏置；并且t表示时间。基尔霍夫电流定律意味着进入端子n的电流由给出。电路元件的电导矩阵由以下定义：
[0015][0016]
为了对在交流(ac)操作下的电路元件建模，器件模型还考虑节点电荷与端子偏置之间的关系：
[0017]
qi＝qi(v
1,
...,vn,t)对于i＝1,
…
,n.
[0018]
其中，qi表示在端子i处的节点电荷。因此，n-端子电路元件的电容矩阵由以下定义：
[0019][0020]
图1示出了设计和技术交互的传统方法。如图1所示，传统pdto流程开始于框102，其中，提供技术规范。技术规范是技术所需的电气资质，而设计规范是电路品质因数(fom)的标准。在框104中，技术计算机辅助设计(tcad)工具使用技术规范和处理数据106来生成器件数据108。处理数据是如氧化物厚度、掺杂密度、栅极间距等的物理特性，并且器件数据是i-v和c-v曲线。在框110中，使用器件数据108执行spice提取以生成待提供给电路设计团队的过程设计套件(pdk)。在框112中，电路设计团队使用来自制造过程的pdk(未示出)和设计规范114执行电路仿真以验证集成电路的设计。在框116中，进行查询：正设计的集成电路是否满足设计规范114。如果不满足设计规范(116_否)，则过程返回并且在框102重复。如果满足设计规范(116_是)，则过程在框118结束。如上所描述，传统的pdto涉及tcad、spice提取和电路设计团队的共同努力以优化给定技术的功率、性能、面积和成本(ppac)，通常通过作为制造过程团队与电路设计团队之间的接口介质的pdk迭代设计规则和spice模型。
[0021]
传统pdto流中的问题之一是模型周转时间。由于模型提取主要依赖于人力，有时还需要模糊的精度要求，因此提取准确的spice模型通常需要几周甚至几个月的时间。缓慢的模型循环时间阻碍了制造技术过程与电路设计过程之间的有意义的迭代。在现今的铸造厂和fabless模型中，fabless公司无法在一开始就对制造技术过程进行权衡。在已经进行了大多数迭代之后，它们仅可以指由铸造厂提供的pdk。通常，spice模型属于铸造厂，这导致制造技术过程循环和电路设计过程循环的分离，并且使技术过程和设计过程的共优化不切实际。此外，由于模型参数纯粹是经验的或者经常以经验方式使用，设计者在理解模型参数的使用和它们对器件特性的影响方面通常面临挑战，这使得fabess公司的模型调整不切实际。
[0022]
因此，需要解决上述常规设计和技术交互系统的问题的方法和系统。具体地，需要用于并行设计和工艺优化(pdto)的方法和系统。


技术实现要素：

[0023]
公开了用于解决传统pdto流中的各种问题的方法和系统。本公开使得能够实现高效的并行设计和工艺优化，并且允许设计者签署技术开发或利用设计分析工具找到最佳设计点。这种方法由于其产品的数字性质尤其适于存储器集成设计制造商(idm)，并且当正在开发新的制造技术过程时，较小的fabless公司在早期的共优化阶段中与铸造厂合作。
[0024]
公开了用于并行设计和工艺优化的方法及系统。在一种实施方式中，用于并行设计和工艺优化的计算机实现的方法包括：基于技术规范和制造过程数据，从制造技术过程生成基线spice模型；将基线spice模型扩展到电路设计过程中的技术规范窗口的相应描述，其中，技术规范窗口描述器件模型参数的扩展范围；使用技术规范窗口提取目标spice模型；通过与制造技术过程并行地操作的电路设计过程使用目标spice模型来验证集成电路满足设计规范。
[0025]
在另一实施方式中，用于并行设计和工艺优化的系统包括：多个存储器，被配置为存储制造技术过程和电路设计过程的数据；多个处理器，被配置为：基于技术规范和制造过程数据，从制造技术过程生成基线spice模型；将基线spice模型扩展到电路设计过程中的技术规范窗口的相应描述，其中，技术规范窗口描述器件模型参数的扩展范围；使用技术规范窗口提取目标spice模型；通过与制造技术过程并行操作的电路设计过程使用目标spice模型来验证集成电路满足设计规范。
附图说明
[0026]
在结合附图阅读本公开的实施方式的详细描述之后，本公开的上述特征和优点以及其附加特征和优点将更加清楚地理解。
[0027]
图1示出了设计和技术交互的传统方法。
[0028]
图2示出了根据本公开的实施方式的并行电路设计过程和制造技术过程优化的示例性实现方式。
[0029]
图3a示出了根据本公开的各方面的基线finfet模型的示例性输入特性。
[0030]
图3b示出了根据本公开的各方面的图3a的基线finfet模型的示例性输出特性。
[0031]
图3c示出了根据本公开的各方面的使用规范窗口的示例性方法。
[0032]
图3d示出了根据本公开的各方面的规范驱动的提取流程的示例性实现方式。
[0033]
图3e示出了根据本公开的各方面的性能增强与器件实例的数量的比较。
[0034]
图4a示出了根据本公开的各方面的关于电路参数的变化的关键输出灵敏度的实例。
[0035]
图4b示出了根据本公开的各方面的关于另一电路参数的变化的键输出灵敏度的其他实例。
[0036]
图4c示出了根据本公开的各方面的idsat与vsat的各种实例。
[0037]
图4d示出了根据本公开的各方面的idsat与vsat1的各种实例。
[0038]
图5a示出了根据本公开的各方面的环形振荡器的振荡频率与idh的图。
[0039]
图5b示出了根据本公开的各方面的振荡频率与关键输出的相关性的实例的图。
[0040]
图5c示出了根据本公开的各方面的静态噪声容限与idl的图。
[0041]
图5d示出了根据本公开的各方面的静态噪声容限与器件关键输出的相关性的实例。
[0042]
图5e示出了根据本公开的各方面的时间延迟与器件关键输出的相关性的实例。
[0043]
图6示出了根据本公开的一些方面的多核处理器单元的示例性架构。
[0044]
图7示出了根据本公开的实施方式的用于实现电路设计过程和制造技术过程共优化的方法的系统。
[0045]
图8a示出了根据本公开的各方面的并行设计和工艺优化的示例性实现方式。
[0046]
图8b示出了根据本公开的各方面的生成技术规范窗口的示例性实现方式。
[0047]
图8c示出了根据本公开的各方面的提取目标spice模型的示例性实现方式。
[0048]
图8d示出了根据本公开的各方面的验证集成电路是否满足其设计规范的示例性实现方式。
[0049]
在全部附图中使用相同的附图标记。
具体实施方式
[0050]
提供了用于电路设计过程和制造技术过程共优化的方法和系统。呈现以下描述以使得所属领域的技术人员能够制作和使用本公开。具体实施方式和应用的描述仅作为实例提供。对于本领域的技术人员，在本文中所描述的实例的各种修改和组合将是显而易见的，并且在不背离本公开的精神和范围的情况下，在本文中定义的一般原理可以应用于其他实例和应用。由此，本公开并不旨在限于所描述和示出的实例，而是要符合与本文所公开的原理和特征一致的最广范围。
[0051]
以下详细描述的一些部分以流程图、逻辑框和可以在计算机系统上执行的对信息的操作的其他符号表示的形式呈现。程序、计算机执行的步骤、逻辑框、过程等在这里被认为是导致期望结果的一个或多个步骤或指令的自一致序列。这些步骤是利用物理量的物理操纵的步骤。这些量可以采取能够被存储、传送、组合、比较和以其他方式在计算机系统中操纵的电、磁或无线电信号的形式。这些信号有时可以被称为位、值、元素、符号、字符、项、数字等。每个步骤可以由硬件、软件、固件或其组合来执行。
[0052]
对于亚微米制造过程技术，并联电路设计过程和制造技术过程优化(pdto)已成为半导体铸造厂交付其先进逻辑节点或充当新型器件结构的寻径器的必不可少的过程。pdto可以在5nm节点中贡献大于40％的栅极密度增益。当要替换旧的器件结构时，或者当引入主要改变以增强器件的性能时，pdto是必要的。预测鳍式场效应晶体管(finfet)将继续是主要的器件结构，而在不久的将来可能会逐渐取代横向栅极全域(gaa)。最终，3d存储器上逻辑集成可以采取批处理以实现更高的密度。除了针对较大的有效宽度使用较高和较薄的鳍片以增强每占用空间的驱动之外，其他性能增强器可以包括在应变弛豫缓冲器(srb)的顶部上使用应变si沟道(nmos)和sige沟道(pmos)以增加移动性，以及通过利用金属-绝缘体-半导体(mis)接触部或者使用钴(co)代替钨(w)作为接触部金属来减小源极/漏极串联电阻。从摩尔定律的角度来看，pdto在追求下一代器件集成方面发挥着至关重要的作用。
[0053]
提出了一种并行设计和工艺优化的方法。根据本公开的各方面，两个可独立操作的制造技术过程和电路设计过程通过从制造过程到电路设计过程中的技术规范窗口的基线spice模型、以及通过从电路设计过程到制造过程的技术规范的更新的技术规范的反馈而被链接。在一些应用中，所公开的pdto方法可以应用于逻辑或存储器(dram或闪存)集成设计制造商(idm)公司内的紧密集成部门。在其他应用中，可以在同一公司的垂直集成团队中或在来自不同公司的两个紧密集成团队中应用所公开的pdto方法。此外，自动化规范驱动的提取流程(sdef)可以减少基线模型和重新定向的模型提取中的器件模型开发周期时间。
[0054]
图2示出了根据本公开的实施方式的并行电路设计过程和制造技术过程优化的示例性实现方式。如图2所示，示例性的实现方式包括制造技术过程202和电路设计过程220。制造技术过程202被配置为集中于改进制造技术。
[0055]
制造技术过程202开始于框204，其中提供技术规范。技术规范是技术的期望电气资格。在框206中，技术计算机辅助设计(tcad)工具使用技术规范和处理数据208来生成器件数据209。处理数据是如氧化物厚度、掺杂密度、栅极间距等的物理特性，并且器件数据是i-v和c-v曲线。在框210中，进行查询：器件数据209是否满足期望的标准以及是否需要重复制造技术过程。如果需要重复(210_是)，则过程移回到框204。如果不需要重复，则过程进行
到框212。在框212中，使用器件数据209执行spice模型提取，以生成待提供给电路设计过程的基线spice模块214。
[0056]
电路设计过程220开始于框221，在框221中，从制造技术过程接收到的基线spice模型214被扩展以生成技术规范窗口222的相应描述，其中，技术规范窗口222描述了器件模型参数的扩展范围。在一些实现方式中，将基线spice模型扩展到技术规范窗口的相应描述包括：识别具有关键输出(kop)目标的器件模型参数集合；基于来自制造技术过程的对应制造参数的变化来识别关键输出目标的范围；以及形成关键输出目标的多个组合；以及使用关键输出目标的多个组合生成技术规范窗口。生成技术规范窗口包含通过防止特定关键输出目标的过度拟合以实现总体结果而在关键输出目标的多个组合之间执行权衡以满足电路的目标准则，并且基于电路的目标准则优化器件模型参数集合，其中可以对器件模型参数集合执行部分局部优化和部分全局优化。
[0057]
注意，对于器件模型参数的每个扩展范围，器件模型参数的扩展范围可以包括具有第一值的器件模型参数的下边界、具有第二值的器件模型参数的上边界，其中，下边界和上边界具有彼此独立的值的范围。
[0058]
在框224中，过程使用技术规范窗口222提取目标spice模型224。在一些实现方式中，提取目标spice模型包括：对于集成电路的每个器件，提供与器件相关联的测试数据集，其中，测试数据集包括通过在多个测试条件集合下测试器件而获得的多个测试数据，并且每个测试条件集合包括多个测试条件的组合；提供提取条件，该提取条件包括与测试条件对应的多个提取条件字段；接收一个或多个提取条件字段和相应的提取条件输入变量的用户选择；基于用户选择来过滤测试数据集以生成目标测试数据集；以及通过将器件的目标spice模型与目标测试数据集拟合来生成器件的参数。在框226中，集成电路被仿真以使用目标spice模型224验证集成电路是否满足设计规范228。设计规范228包括电路品质因数(fom)的标准。
[0059]
在框230中，进行第一查询：所设计的集成电路是否满足设计规范228以及是否需要重复电路设计过程。如果需要重复(230_是)，则过程移回到框222。如果不需要重复(230_否)，则过程进行到框232。在框232中，进行第二查询：是否提供输入以修改技术规范204。如果需要修改技术规范204(232_是)，则过程移回到框234。如果不需要修改技术规范204(232_否)，则过程在框236中结束。
[0060]
在框234中，电路设计过程提供对用于制造技术过程中的技术规范204的更新。根据本公开的各方面，存在电路设计过程可以向制造过程提供反馈的至少两种方式。在集成电路满足设计规范的情况下，有关在目标spice模型中获得的模型器件及其相应参数的信息可以被提供给制造技术过程以用于未来的微调和改进。在集成电路不满足设计规范的情况下，可以提供关于模型器件的拟议变更及其相应的参数的信息以重复制造技术过程以产生用于电路设计过程中的更新的基线spice模型。
[0061]
根据本公开的各方面，可以从tcad数据导出基线spice模型。在本实例中，nfin＝3和lg＝18nm的基线finfet模型用于展示所提出的流程。基线模型的其他实例过程细节在表1(a)中根据5nm节点的概述列出。idsat(或ion)、idoff(或ioff)、idlin、idh、idl和idmid的关键输出(kop)定义的实例在表1(b)中示出。
[0062][0063][0064]
表1(a)和表1(b)
[0065]
图3a示出了根据本公开的各方面的基线finfet模型的示例性输入特性。图3b示出了根据本公开的各方面的图3a的基线finfet模型的示例性输出特性。在图3a中，nmos和pmos两者的输入(id-vg)特性在图3a中示出，其中vd的实例分别等于0.05v和0.7v，其中id被标准化为weff。在图3b中，nmos和pmos两者的输出(id-vd)特性在图3b中示出，vg具有从0.3v至0.7v的范围。下面列出基线模型的关键输出(kop)的实例。
[0066][0067]
根据本公开的各方面，技术规范窗口通过来自tcad的可制造参数的可接受变化来描述每个kop的允许范围。图3c示出了根据本公开的各方面的使用具有允许范围的kop的规范窗口的示例性方法。在图3c中，示出了idh和idsat的
±
10％窗口、idlin的
±
20％窗口、以及idmid和idl的
±
30％窗口。注意，技术规范窗口的上边界和下边界可以彼此独立地改变。在技术规范窗口内，可以形成kop目标的各种组合并且将其馈送到sdef中以提取spice模型。然后，这些提取的spice模型可以用于电路设计过程中，以检查集成电路是否满足其设计规范。如果集成电路不满足其设计规范，则挑选出用来创建不合格集成电路的那些器件模型，并且可以反馈给制造技术过程团队以(例如，通过减小过程变化)细化窗口尺寸。如果引入主要技术更新，则可以提取更新的基线spice模型以产生更新的技术规范窗口。基线spice模型和技术规范窗口可以用作制造技术过程与电路设计过程之间的相互语言。通过创建的技术规范窗口，电路设计者可以使用下面描述的规范驱动的提取流(sdef)缩短设计周期。
[0068]
根据本公开的各方面，在基线spice模型和技术规范窗口就位之后，提取目标
spice模型(框224)可以采用sdef的方法作为电路设计过程中的试验模型生成器。在一些应用中，能够以更快的周转时间来生成高质量的目标spice模型。目标spice模型可以重复使用，并且其质量不易受到不同设计工程师采用的不一致方法的影响。此外，sdef可以与api库重新配置以供选择。通过这种方法，模型提取的模型知识和标准操作程序可以保存在sdef中，并且可以在不受工程师更替的负面影响的情况下，在项目与项目之间随时间得到改进。
[0069]
图3d示出了根据本公开的各方面的规范驱动的提取流程的示例性实现方式。在图3d所示的实例中，可以采用示例性的自动提取流程来实现生产水平的性能和质量。图3d中描绘的sdef本质上是规范驱动的，其目标是同时满足包括拟合/目标标准和/或质量保证(qa)规则的所有规范。本规范不仅提供了用于模型提取的可量化的、因此可优化的标准。
[0070]
如图3d所示，示例性的sdef在框302中以初始规范设置开始，在此之后它移动至框304。在框304中，sdef执行仅规则优化。注意，仅规则优化可以被配置为防止在追踪最佳结果时过度拟合特定曲线或kop。在框306中，sdef检查模型规范是否即时满足，并且确定下一步骤。如果不满足模型规范，则sdef可以执行移动至框308的第一选项(306_否_1)，其中，sdef可以放松规范并且然后移动返回至框304。如果不满足模型规范，则sdef可以执行移动至框310的第二选项(306_no_2)，其中，sdef可以根据用户输入执行需求权衡，然后移动返回至框304。如果满足模型规范(306_是)，则sdef在框312结束。注意，sdef的其他特征可以包括参数边界和趋势控制、参数平滑、混合(部分全局、部分局部)参数优化、在没有硅数据的情况下对器件尺寸进行kop趋势预测以提取准确的仓模型、qa检查等。
[0071]
在一些实现方式中，可以通过并行化进一步增强性能。图3e示出了根据本公开的各方面的性能增强与器件实例的数量的比较。在图3e中，示出了在多个2.10-ghz cpu(4核)、8g ram、64位windows pc上运行的并行sdef的数量与速度的关系。在每个pc上激活模型化器件的两个实例来运行相同的流程。在此实例中，增强在4个实例之前是相当线性的。使用16个实例可以达到十一次增强。当在准确仓模型中存在待提取的大量器件大小时，并行化可以尤其有用。
[0072]
在一些实现方式中，模型化器件中的规范驱动的提取平台可以配备有用于器件电路共优化的分析工具。在不具有模型的先验知识的情况下，可以检查器件kop与参数敏感度的比较。电路fom与器件kop允许电路设计者搜索最相关的kop并且使用它以使用技术规范窗口优化技术规范。
[0073]
图4a示出了根据本公开的各方面的关于电路参数的变化的关键输出灵敏度的实例。图4b示出了根据本公开的各方面的关于另一电路参数的变化的键输出灵敏度的其他实例。在图4a的实例中，kop灵敏度通过改变
±
10％的u0(低场迁移率)示出。kop位移(以％计)可以在线性区域(idlin)或近亚阈值区域(idmid，idl)中对kop具有更强的灵敏度的情况下跨参考点对称。另一方面，在图4b的实例中，通过改变vsat(饱和速度)的
±
30％，kop灵敏度可以向负vsat侧大幅倾斜，并且在idlin与其他之间显示出非常不同的灵敏度。注意，沟道长度还可以在参数灵敏度中起重要因素。在图4a和图4b中，使用lg＝18nm作为实例。在一种方法中，除了公知的vsat(饱和区域的饱和速度)之外，还存在参数vsat1(线性区域的饱和速度)。图4c示出了根据本公开的各方面的具有各种ksativ的idsat与vsat1的各种实例。图4d示出了根据本公开的各方面的具有各种ksativ的idsat与vsat1的各种实例。在图4c中，
示出了在较高的ksativ值，didsat趋于在较小的vsat饱和，然后具有负的idsat灵敏度。图4d示出了通过改变vsat1而不是vsat可以确保正idsat灵敏度的结果，尽管ksativ值。灵敏度分析可以有助于模型工程师挑选用于典型模型的适当参数，从而为角点模型(ff/ss)保留一些裕度。如果在角点模型中发现问题，则它还可以用作用于模型质量保证(qa)的检查工具。
[0074]
图5a示出了根据本公开的各方面的环形振荡器的振荡频率与idh的图。图5b示出了根据本公开的各方面的振荡频率与关键输出的相关性的实例的图。图5c示出了根据本公开的各方面的静态噪声容限与idl的图。图5d示出了根据本公开的各方面的静态噪声容限与器件关键输出的相关性的实例。图5e示出了根据本公开的各方面的时间延迟与器件关键输出的相关性的实例。
[0075]
在图5a中，示出了3级环形振荡器的振荡频率与nmos的idh。发现idh在所有kop中具有最高的相关性(99.7％)(如图5b所示)。在图5c中，示出了6t sram的静态噪声容限(snm)与nmos的idl。idl的最高相关性(-96.1％)与ideff(idh和idl的总和的一半)和idmid(如图5d所示)两者相当。在图5e中，示出了标准单元时间延迟与包括3输入nor门(nor3)、3输入nand门(nand3)和d触发器(dff)的kop的相关性。结果显示nor3的时间延迟可能对idl最敏感，而nand3和dff两者可能对ideff最敏感。
[0076]
图6示出了根据本公开的一些方面的多核处理器(或图形处理器)单元的示例性架构。如图6所示，每个gpu 602包括n个多处理器。每个多处理器604还包括m个处理器606和指令单元607。每个处理器具有其自己的寄存器608。一个多处理器604中的所有处理器606共享共享存储器610的框。所有处理器共享同一组恒定高速缓存612和纹理高速缓存614存储器。它们还可以访问器件存储器616(也称为全局存储器)中的数据。
[0077]
在此实例中，每个多处理器604具有共享存储器块。访问来自共享存储器610的数据比访问来自器件(全局)存储器616的数据快得多。为此，提高计算效率的一种方法是将数据从全局存储器616加载到共享存储器610，使用共享存储器610执行许多计算/操作，然后将结果从共享存储器610写回全局存储器616。
[0078]
图7示出了根据本公开的实施方式的用于并行实现电路设计过程和制造技术过程共优化的方法的系统。在一个实施方式中，可以使用计算机系统来实施用于进行电路设计过程和制造技术过程共优化的方法。计算机系统可以包括一个或多个图形处理单元(gpu)和/或中央处理单元(cpu)700(以下简称处理器)、用于显示计算结果和波形的至少用户接口702、存储器器件704、系统总线706、以及用于将gpu/cpu、用户接口、存储器器件和系统总线连接在一起的一个或多个总线接口。计算机系统还包括用于与计算机网络上的其他器件705通信的至少一个网络接口703。在替代实施方式中，方法和系统的某些功能可以在一个或多个专用集成电路(asic)或现场可编程门阵列(fpga)中实现，由此降低gpu/cpu的作用。
[0079]
存储器器件704可以包括高速随机存取存储器，并且还可以包括非易失性存储器(诸如，一个或多个磁盘存储器件)。存储器器件还可以包括远离gpu/cpu定位的大容量存储器件。存储器器件优选地存储：
[0080]
·
操作系统708，包括用于处理不同基本系统服务和用于执行硬件相关任务的过程；
[0081]
·
应用程序710，用于执行其他用户定义的应用和任务(诸如，电路仿真和器件评
估)；
[0082]
·
数据库712，用于存储集成电路的信息，数据库包括数据结构、器件模型和矩阵；
[0083]
·
pdto模块714，被配置为执行如本公开中所描述的并行设计和工艺优化；
[0084]
·
sdef模块716，被配置为执行如本公开中所描述的规范驱动的提取流程。
[0085]
用于实现并行设计和工艺优化或规范驱动的提取流程的方法的数据库、应用程序和程序可以包括可执行过程、子模块、表和其他数据结构。在其他实施方式中，可以使用附加的或不同的模块和数据结构，并且可以不使用上面列出的模块和/或数据结构中的一些。
[0086]
图8a示出了根据本公开的各方面的并行设计和工艺优化的示例性实现方式。如图8a所示，在框802中，该方法基于技术规范和制造过程数据从制造技术过程生成基线spice模型。在框804中，该方法将基线spice模型扩展到技术规范窗口的对应描述，其中，技术规范窗口描述器件模型参数的扩展范围。在框806中，该方法使用技术规范窗口提取目标spice模型。在框808中，该方法通过与制造技术过程并行地操作的电路设计过程使用目标spice模型来验证集成电路满足设计规范。
[0087]
根据本发明的各方面，在框802到808中执行的方法可以任选地和/或另外包含在框812、814或816中执行的方法。在框812中，该方法通过技术计算机辅助设计工具重复制造技术过程以满足技术规范。在框814中，该方法描述了器件模型参数的扩展范围。例如，对于器件模型参数的每个扩展范围，器件模型参数的下边界具有第一值，器件模型的上边界具有第二值，其中，下边界和上边界具有彼此独立的值范围。在框816中，该方法并行地优化制造技术过程和电路设计过程，直到满足设计规范。
[0088]
图8b示出了根据本公开的各方面的生成技术规范窗口的示例性实现方式。在图8b所示的实例中，在框820中，该方法识别具有关键输出(kop)目标的装置模型参数集合。在框822中，该方法基于来自制造技术过程的相应制造参数的变化来识别关键输出目标的范围。在框824中，该方法形成关键输出目标的多个组合。在框826中，该方法使用关键输出目标的多个组合来生成技术规范窗口。
[0089]
根据本发明的各方面，在框820到826中执行的方法可以任选地和/或另外包含在框828和830中执行的方法。在框828中，该方法在关键输出目标的多个组合之间执行权衡以满足电路的目标准则；在框830中，该方法基于电路的目标准则优化器件模型参数集合。在一些实现方式中，执行权衡包含防止过度适配特定关键输出目标以实现总体结果，并且优化器件模型参数集合包含对器件模型参数集合执行部分局部优化和部分全局优化。
[0090]
图8c示出了根据本公开的各方面的提取目标spice模型的示例性实现方式。如图8c所示，在框832中，对于集成电路的每个器件，该方法提供与器件相关联的测试数据集，其中，测试数据集包括通过在多个测试条件集合下测试器件而获得的多个测试数据，并且每个测试条件集合包括多个测试条件的组合。在框834中，该方法提供提取条件，该提取条件包括与测试条件对应的多个提取条件字段。在框836中，该方法接收一个或多个提取条件字段和相应的提取条件输入变量的用户选择。在框838中，该方法基于用户选择来过滤测试数据集以生成目标测试数据集。在框840中，该方法通过将器件的目标spice模型与目标测试数据集拟合来生成器件的参数。
[0091]
图8d示出了根据本公开的各方面的验证集成电路是否满足其设计规范的示例性实现方式。在图8d所示的示例性实现方式中，在框842中，该方法重复电路设计过程，以使用
从技术规范窗口导出的器件模型参数来验证电路满足设计规范。根据本发明的各方面，在框842中执行的方法可以任选地和/或另外包含在框844和846中执行的方法。在框844中，响应于电路满足设计规范，该方法通过电路设计过程生成对技术规范的更新，并且将对技术规范的更新结合到制造技术过程中。在框846中，响应于电路不满足设计规范，该方法通过电路设计过程生成对技术规范的拟议变更；以及将对技术规范的拟议变更结合到制造技术过程中。
[0092]
应当理解，为了清楚起见，以上描述已经参考不同功能单元和处理器描述了本公开的实施方式。然而，将显而易见的是，可以在不背离本公开的情况下使用不同功能单元或处理器之间的任何合适的功能分布。例如，被示为由单独的处理器或控制器执行的功能可以由相同的处理器或控制器来执行。因此，对特定功能单元的引用将被视为对用于提供所描述的功能的合适手段的引用，而不是指示严格的逻辑或物理结构或组织。
[0093]
上述系统和方法可以以任何合适的形式实现，包括硬件、软件、固件或这些的任何组合。系统和方法可以任选地部分地实现为在一个或多个数据处理器和/或数字信号处理器上运行的计算机软件。系统和方法的实施方式的元件和组件可以以任何合适的方式在物理上、功能上和逻辑上实现。实际上，该功能可以在单个单元中、在多个单元中、或作为其他功能单元的一部分来实现。照此，系统和方法可以在单个单元中实现，或可以在物理上和功能上分布在不同单元与处理器之间。
[0094]
相关领域的技术人员将认识到，可以使用所公开的实施方式的许多可能的修改和组合，同时仍然采用相同的基本基础机制和方法。出于解释的目的，已经参考特定实施方式编写了上述描述。然而，以上说明性讨论并不旨在是详尽的或将本公开限于所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择和描述实施方式以解释本公开的原理及其实际应用，并且使本领域的其他技术人员能够最好地利用本公开和具有适合于预期的特定用途的各种修改的各种实施方式。

技术特征：
1.一种用于集成电路的并行设计和工艺优化的计算机实现的方法，包括：基于技术规范和制造过程数据，从制造技术过程生成基线spice模型；将所述基线spice模型扩展到电路设计过程中的技术规范窗口的相应描述，其中，所述技术规范窗口描述器件模型参数的扩展范围；使用所述技术规范窗口提取目标spice模型；通过与所述制造技术过程并行地操作的电路设计过程使用所述目标spice模型来验证所述集成电路满足设计规范。2.根据权利要求1所述的计算机实现的方法，其中，生成所述基线spice模型包括：通过技术计算机辅助设计工具重复所述制造技术过程以满足所述技术规范。3.根据权利要求1所述的计算机实现的方法，其中，将所述基线spice模型扩展到技术规范窗口的相应描述包括：识别具有关键输出(kop)目标的器件模型参数集合；基于来自所述制造技术过程的相应制造参数的变化来识别所述关键输出目标的范围；形成关键输出目标的多个组合；以及使用所述关键输出目标的多个组合来生成所述技术规范窗口。4.根据权利要求3所述的计算机实现的方法，其中，生成所述技术规范窗口包括：在所述关键输出目标的多个组合之间执行权衡以满足所述电路的目标准则；以及基于所述电路的所述目标准则优化所述器件模型参数集合。5.根据权利要求4所述的计算机实现的方法，其中，执行权衡包括防止过度适配特定关键输出目标以实现总体结果；以及优化所述器件模型参数集合包括对所述器件模型参数集合执行部分局部优化和部分全局优化。6.根据权利要求1所述的计算机实现的方法，其中，所述器件模型参数的扩展范围包括：对于器件模型参数的每个扩展范围，所述器件模型参数的下边界具有第一值，所述器件模型参数的上边界具有第二值，其中，所述下边界和所述上边界具有彼此独立的值。7.根据权利要求1所述的计算机实现的方法，其中，提取所述目标spice模型包括：对于所述集成电路的每个器件，提供与所述器件相关联的测试数据集，其中，所述测试数据集包括通过在多组测试条件下对所述器件进行测试而获得的多个测试数据，并且每个测试条件集合包括多个测试条件的组合；提供提取条件，所述提取条件包括与测试条件对应的多个提取条件字段；接收一个或多个提取条件字段和相应的提取条件输入变量的用户选择；基于所述用户选择来过滤所述测试数据集以生成目标测试数据集；以及通过将所述器件的目标spice模型与所述目标测试数据集拟合来生成所述器件的参数。8.根据权利要求1所述的计算机实现的方法，其中，验证所述电路满足所述设计规范包括：重复电路设计过程，以使用从所述技术规范窗口导出的器件模型参数来验证所述电路
满足所述设计规范。9.根据权利要求8所述的计算机实现的方法，还包括：响应于满足所述设计规范的电路，通过所述电路设计过程生成对所述技术规范的更新；以及将对所述技术规范的更新结合到所述制造技术过程中。10.根据权利要求8所述的计算机实现的方法，还包括：响应于不满足所述设计规范的电路，通过所述电路设计过程生成对所述技术规范的拟议变更；以及将对所述技术规范的拟议变更结合到所述制造技术过程中。11.根据权利要求1所述的计算机实现的方法，还包括：并行地优化所述制造技术过程和所述电路设计过程，直到满足所述设计规范。12.一种用于集成电路的并行设计和工艺优化的系统，包括：多个存储器，被配置为存储制造技术过程和电路设计过程的数据；多个处理器，被配置为：基于技术规范和制造过程数据，从所述制造技术过程生成基线spice模型；将所述基线spice模型扩展到所述电路设计过程中的技术规范窗口的相应描述，其中，所述技术规范窗口描述器件模型参数的扩展范围；使用所述技术规范窗口提取目标spice模型；通过与所述制造技术过程并行操作的所述电路设计过程使用所述目标spice模型来验证所述集成电路满足设计规范。13.根据权利要求12所述的系统，其中，所述多个处理器被进一步配置为：通过技术计算机辅助设计工具重复所述制造技术过程以满足所述技术规范。14.根据权利要求12所述的系统，其中，所述多个处理器被进一步配置为：识别具有关键输出(kop)目标的器件模型参数集合；基于来自所述制造技术过程的相应制造参数的变化来识别所述关键输出目标的范围；形成关键输出目标的多个组合；以及使用所述关键输出目标的多个组合来生成所述技术规范窗口。15.根据权利要求14所述的系统，其中，所述多个处理器被进一步配置为：在所述关键输出目标的多个组合之间执行权衡以满足所述电路的目标准则；以及基于所述电路的所述目标准则优化所述器件模型参数集合。16.根据权利要求15所述的系统，其中，执行权衡包括防止过度适配特定关键输出目标以实现总体结果；以及优化所述器件模型参数集合包括对所述器件模型参数集合执行部分局部优化和部分全局优化。17.根据权利要求12所述的系统，其中，所述器件模型参数的扩展范围包括：对于器件模型参数的每个扩展范围，所述器件模型参数的下边界具有第一值，所述器件模型参数的上边界具有第二值，其中，所述下边界和所述上边界具有彼此独立的值。
18.根据权利要求12所述的系统，其中，所述多个处理器被进一步配置为：对于所述集成电路的每个器件，提供与所述器件相关联的测试数据集，其中，所述测试数据集包括通过在多组测试条件下对所述器件进行测试而获得的多个测试数据，并且每组测试条件包括多个测试条件的组合；提供提取条件，所述提取条件包括与测试条件对应的多个提取条件字段；接收一个或多个提取条件字段和相应的提取条件输入变量的用户选择；基于所述用户选择来过滤所述测试数据集以生成目标测试数据集；以及通过将所述器件的目标spice模型与所述目标测试数据集拟合来生成所述器件的参数。19.根据权利要求12所述的系统，其中，所述多个处理器被进一步配置为：重复电路设计过程，以使用从所述技术规范窗口导出的器件模型参数来验证所述电路满足所述设计规范。20.根据权利要求19所述的系统，其中，所述多个处理器被进一步配置为：响应于满足所述设计规范的电路，通过所述电路设计过程生成对所述技术规范的更新；以及将对所述技术规范的更新结合到所述制造技术过程中。21.根据权利要求19所述的系统，其中，所述多个处理器被进一步配置为：响应于不满足所述设计规范的电路，通过所述电路设计过程生成对所述技术规范的拟议变更；以及将对所述技术规范的拟议变更结合到所述制造技术过程中。22.根据权利要求12所述的系统，其中，所述多个处理器被进一步配置为：并行地优化所述制造技术过程和所述电路设计过程，直到满足所述设计规范。

技术总结
本申请公开了用于并行设计和工艺优化的方法和系统。所公开的方法使得能够实现高效的并行设计和工艺优化(PDTO)，并且允许设计者签署技术开发或利用设计分析工具找到最佳设计点。该方法包括：基于技术规范和制造过程数据，从制造技术过程生成基线SPICE模型；将基线SPICE模型扩展到电路设计过程中的技术规范窗口的相应描述，其中，技术规范窗口描述器件模型参数的扩展范围；使用技术规范窗口提取目标SPICE模型；通过与制造技术过程并行地操作的电路设计过程使用目标SPICE模型来验证集成电路满足设计规范。路满足设计规范。路满足设计规范。


技术研发人员：刘志宏 马玉涛
受保护的技术使用者：上海概伦电子股份有限公司
技术研发日：2022.12.13
技术公布日：2023/8/24