EUV光掩模及其制造方法与流程

euv光掩模及其制造方法
技术领域
1.本公开总体涉及euv光掩模及其制造方法。


背景技术：

2.光刻操作是半导体制造工艺中的关键操作之一。光刻技术包括紫外光刻、深紫外光刻和极紫外光刻(euvl)。光掩模是光刻操作中的重要组件。利用高反射率部分和高吸收率部分制造具有高对比度的euv光掩模是至关重要的。


技术实现要素：

3.根据本公开的实施例，提供了一种用于极紫外(euv)光刻的光掩模，所述光掩模包括：电路图案，以及亚分辨率辅助图案，设置在所述电路图案周围并连接到所述电路图案，其中，所述亚分辨率辅助图案的尺寸在从10nm到50nm的范围内。
4.根据本公开的实施例，提供了一种用于极紫外(euv)光刻的光掩模，所述光掩模包括：衬底；反射多层结构，设置在所述衬底之上；帽盖层，设置在所述反射多层结构之上；以及吸收层，设置在所述帽盖层之上，其中：所述吸收层对于euv光具有等于或小于0.95的折射率和等于或小于0.04的吸收系数k，并且所述光掩模包括：电路图案；以及背景强度抑制图案，设置在所述电路图案周围并连接到所述电路图案，所述背景强度抑制图案的尺寸小于包括在所述电路图案中的图案。
5.根据本公开的实施例，提供了一种用于极紫外(euv)光刻的衰减相移掩模(apsm)，所述apsm包括：衬底；反射多层结构，设置在所述衬底之上；帽盖层，设置在所述反射多层结构之上；以及吸收层，设置在所述帽盖层之上，其中：所述吸收层对于euv光具有大于5％的反射率，并且所述apsm包括：要形成为光致抗蚀剂图案的电路图案，以及不形成为光致抗蚀剂图案的亚分辨率辅助图案，设置在所述电路图案周围。
附图说明
6.当结合附图阅读时，从以下具体实施方式可以最好地理解本公开。需要强调的是，根据工业中的标准实践，各种特征未按比例绘制，并且仅用于说明的目的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或缩小了。
7.图1a和图1b示出了根据本公开的实施例的euv反射光掩模。
8.图2a、图2b、图2c、图2d、图2e和图2f示意性地示出了根据本公开的实施例的制造euv光掩模的方法。
9.图3a、图3b、图3c和图3d示意性地示出了根据本公开的实施例的制造euv光掩模的方法。
10.图4a示出了根据本公开的实施例的euv光掩模的平面图。图4b示出了根据本公开的实施例的euv光掩模的截面图。
11.图5示出了图示出根据本公开的实施例的亚分辨率图案的背景强度抑制的模拟或
计算结果。
12.图6a、图6b和图6c示出了根据本公开的实施例的掩模图案的平面图。
13.图7a和图7b示出了根据本公开的实施例的亚分辨率辅助特征布局。
14.图8a是根据本公开的实施例的euv光掩模的平面图(布局图)，并且图8b、图8c、图8d和图8e分别示出了根据本公开的实施例的euv光掩模的与图8a的线x1、线x2、线y1和线y2相对应的截面图。图8f示出了根据本公开的实施例的euv光掩模的与图8a的线y2相对应的截面图。
15.图9示出了根据本公开的实施例的各种亚分辨率辅助特征。
16.图10a和图10b示出了根据本公开的实施例的光掩模数据产生装置。
17.图11a示出了制造半导体器件的方法的流程图，以及图11b、图11c、图11d和图11e示出了根据本公开的实施例的制造半导体器件的方法的顺序制造操作。
具体实施方式
18.应当理解，下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定实施例或示例以简化本公开。当然，这些仅是示例，而不旨在进行限制。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于器件的工艺条件和/或所需特性。此外，在以下描述中，在第二特征之上或上形成第一特征可以包括第一和第二特征以直接接触的方式形成的实施例，并且还可以包括可在第一和第二特征之间可以形成附加特征使得第一和第二特征可能不直接接触的实施例。为了简单和清楚起见，各种特征可能是以不同的比例任意绘制的。
19.此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以便于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中处于除了附图中所示朝向之外的不同朝向。器件可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符也可以相应地解释。此外，术语“由...构成”可以表示“包括”或“由...组成”。在本公开中，短语“a、b和c中的一个”是指“a、b和/或c”(a、b、c、a和b、a和c、b和c、或者a、b和c)，除非另有说明，否则不是指来自a的一个元素，来自b的一个元素和来自c的一个元素。如关于一个实施例所解释的材料、配置、工艺和/或尺寸可以在其他实施例中采用并且可以省略其详细描述。在本公开中，标线、光掩模或掩模可互换地使用。
20.本公开的实施例提供了一种制造euv光掩模的方法。euv光刻(euvl)使用的扫描仪使用波长在约1nm到约100nm(例如，13.5nm)的极紫外(euv)区域中的光。掩模是euvl系统的关键组件。因为光学材料对于euv辐射是不透明的，所以euv光掩模是反射掩模。电路图案形成在设置在反射结构之上的吸收层中。
21.euv掩模包括二元掩模和相移掩模，并且相移掩模包括交替相移掩模和衰减相移掩模(apsm)。在apsm中，一些光阻挡图案(吸收层)被制成半透明或半反射的，这导致180度相变。在一些实施例中，euv apsm的吸收层包括对于euv光(例如，13.5nm)具有约0.95以下(并且大于约0.8)的折射率n和约0.04以下(并且大于约0.005)的吸收系数k的低n和低k euv吸收层。在一些实施例中，吸收层25的反射率等于或大于约5％(并且小于约20％)。在这种情况下，高反射率apsm可能导致在光致抗蚀剂层上来自板吸收器图案的随机打印输出作
为背景光。在本公开中，亚分辨率辅助特征(sraf)用于抑制来自吸收器图案的背景光。
22.图1a和图1b示出了根据本公开的实施例的euv反射光掩模。图1a是平面图(从顶部看)，并且图1b是截面图。
23.在一些实施例中，euv光掩模5包括衬底10、具有硅和钼的多个交替层的多层mo/si堆叠15、帽盖层20和吸收层25。在一些实施例中，抗反射层27可选地设置在吸收层25之上。此外，如图1b所示，背面导电层45形成在衬底10的背面。
24.在一些实施例中，衬底10由低热膨胀材料形成。在一些实施例中，衬底10是低热膨胀玻璃或石英，例如熔融硅石或熔融石英。在一些实施例中，低热膨胀玻璃衬底透射可见波长、接近可见光谱(近红外)的一部分红外波长和一部分紫外波长的光。在一些实施例中，低热膨胀玻璃衬底吸收极紫外波长和接近极紫外的深紫外波长。在一些实施例中，衬底10的尺寸x1
×
y1为约152mm
×
约152mm，厚度为约20mm。在其他实施例中，衬底10的尺寸小于152mm
×
152mm并且等于或大于148mm
×
148mm。在一些实施例中，衬底10的形状为正方形或矩形。
25.在一些实施例中，衬底上方的功能层(多层mo/si堆叠15、帽盖层20、吸收层25和覆盖层27)的宽度小于衬底10的宽度。在一些实施例中，功能层的尺寸x2
×
y2在约138mm
×
138mm到142mm
×
142mm的范围内。在一些实施例中，功能层的形状是正方形或矩形。在其他实施例中，吸收层25和覆盖层27具有比衬底10、多层mo/si堆叠15和帽盖层20更小的、在从约138mm
×
138mm到约142mm
×
142mm的范围内的尺寸。当通过例如溅射来形成各个层时，一个或多个功能层的较小尺寸可以通过使用具有在约138mm
×
138mm到142mm
×
142mm的范围内的开口的框架形盖子来形成。在其他实施例中，衬底10上方的所有层具有与衬底10相同的尺寸。
26.在一些实施例中，mo/si多层堆叠15包括从约30到60对交替的硅层和钼层。在某些实施例中，对的数量为约40到约50。在一些实施例中，对于感兴趣的波长(例如，13.5nm)，反射率高于约70％。在一些实施例中，硅层和钼层是通过化学气相沉积(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)、物理气相沉积(pvd)(溅射)、或任何其他合适的膜形成方法来形成的。硅层和钼层中的每一个具有约2nm到约10nm的厚度。在一些实施例中，硅层和钼层具有大约相同的厚度。在其他实施例中，硅层和钼层具有不同的厚度。在一些实施例中，每个硅层的厚度为约4nm，而每个钼层的厚度为约3nm。在一些实施例中，多层堆叠15中的最底层是si层或mo层。
27.在其他实施例中，多层堆叠15包括交替的钼层和铍层。在一些实施例中，多层堆叠15中的层的数量在从约20层到约100层的范围内，但是，只要保持足够的反射率用于使目标衬底成像，就可以允许任何数量的层。在一些实施例中，对于感兴趣的波长(例如，13.5nm)，反射率高于约70％。在一些实施例中，多层堆叠15包括约30到约60个交替的mo层和be层。在本公开的其他实施例中，多层堆叠15包括mo和be各约40层到各约50层的交替层。
28.在一些实施例中，帽盖层20设置在mo/si多层堆叠15之上，以防止多层堆叠15的氧化。在一些实施例中，帽盖层20由元素钌(大于99％的ru，不是ru化合物)、钌合金(例如，runb、ruzr、ruzrn、rurh、runbn、rurhn、ruv、ruvn、ruir、ruti、rub、rup、ruos、rupd、rupt或rure)或基于钌的氧化物(例如，ruo2、runbo、ruvo或ruon)制成，具有约2nm到约10nm的厚度。在一些实施例中，帽盖层20是钌化合物ru
xm1-x
，其中m是nb、ir、rh、zr、ti、b、p、v、os、pd、
pt或re中的一种或多种，并且x大于零且等于或小于约0.5。
29.在某些实施例中，帽盖层20的厚度在从约2nm到约5nm的范围内。在一些实施例中，帽盖层20的厚度为3.5nm
±
10％。在一些实施例中，帽盖层20是通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、物理气相沉积(例如，溅射)、或任何其他合适的膜形成方法来形成的。在其他实施例中，si层用作帽盖层20。在一些实施例中，如下文所述，一层或多层被设置在帽盖层和多层15之间。
30.在一些实施例中，帽盖层20包括两层或更多层不同的材料。在一些实施例中，帽盖层20包括两层或更多层不同的基于ru的材料。在一些实施例中，帽盖层20包括下层和上层两层，并且上层具有比下层更高的碳吸收阻力，下层在吸收层蚀刻期间具有更高的蚀刻阻力。在某些实施例中，帽盖层20包括设置在基于rurh的层(rurh或rurhn)上的基于runb的层(runb或runbn)。
31.吸收层25被设置在帽盖层20之上。吸收层25包括具有高euv吸收的一层或多层。在一些实施例中，吸收层25是基于ta的材料。在一些实施例中，吸收层25由tan、tao、tab、tabo或tabn制成。在一些实施例中，吸收层25具有tan、tao、tab、tabo或tabn的多层结构。在其他实施例中，吸收层25包括基于cr的材料，例如crn、crbn、cro和/或cron。在一些实施例中，吸收层25具有c、cro、或cron的多层结构。在一些实施例中，吸收层是ir或基于ir的材料，例如irru、irpt、irn、iral、irsi或irti。在一些实施例中，吸收层是基于ru的材料，例如irru、rupt、run、rual、rusi或ruti，或基于pt的材料，ptir、rupt、ptn、ptal、ptsi或ptti。在其他实施例中，吸收层包括基于os的材料、基于pd的材料或基于re的材料。在本公开的一些实施例中，基于x的材料是指x的量等于或大于50原子％。在其他实施例中，吸收层材料由a
xby
来表示，其中a和b各自为w、ir、pt、ru、cr、ta、os、pd、al或re中的一者或多者，并且x:y为从约0.25:1到约4:1。在一些实施例中，x不同于y(更小或更大)。在一些实施例中，吸收层还包括量为大于0原子％到约10原子％的si、b或n中的一者或多者。
32.在一些实施例中，吸收层25的厚度在从约10nm到约100nm的范围内，而在其他实施例中在从约25nm到约75nm的范围内。在一些实施例中，吸收层25是通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、物理气相沉积或任何其他合适的膜形成方法来形成的。在一些实施例中，如下文所述，一层或多层被设置在帽盖层20和吸收层25之间。
33.在一些实施例中，覆盖层或抗反射层27设置在吸收层25之上。在一些实施例中，覆盖层27包括基于ta的材料(例如，tab、tao或tabo)、硅、基于硅的化合物(例如，氧化硅、sin、sion或mosi)、钌或基于钌的化合物(ru或rub)。在某些实施例中，覆盖层27由氧化钽(ta2o5或非化学计量(例如，缺氧)氧化钽)制成，并且具有从约2nm到约20nm的厚度。在其他实施例中，具有在从约2nm到约20nm的范围内的厚度的tabo层被用作覆盖层。在一些实施例中，覆盖层27的厚度为约2nm到约5nm。在一些实施例中，覆盖层27是通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、物理气相沉积或任何其他合适的膜形成方法来形成的。
34.在一些实施例中，背面导电层45被设置在衬底10的第二主表面，该第二主表面与衬底10的、在其上形成有mo/si多层堆叠15的第一主表面相反。在一些实施例中，背面导电层45由tab(硼化钽)或其他基于ta的导电材料制成。在一些实施例中，硼化钽是晶体。晶体硼化钽包括tab、ta5b6、ta3b4和tab2。在其他实施例中，硼化钽是多晶或无定形的。在其他实施例中，背面导电层45由基于cr的导电材料(crn或cron)制成。在一些实施例中，背面导电
层45的薄层电阻(sheet resistance)等于或小于20ω/
□
。在某些实施例中，背面导电层45的薄层电阻等于或大于0.1ω/
□
。在一些实施例中，背面导电层45的表面粗糙度ra等于或小于0.25nm。在某些实施例中，背面导电层45的表面粗糙度ra等于或大于0.05nm。此外，在一些实施例中，背面导电层45的平坦度等于或小于50nm。在一些实施例中，背面导电层45的平坦度大于1nm。在一些实施例中，背面导电层45的厚度在从约50nm到约400nm的范围内。在其他实施例中，背面导电层45具有约50nm到约100nm的厚度。在某些实施例中，该厚度在从约65nm到约75nm的范围内。在一些实施例中，背面导电层45是通过大气化学气相沉积(cvd)、低压cvd、等离子体增强cvd、激光增强cvd、原子层沉积(ald)、分子束外延(mbe)、物理气相沉积(包括热沉积、脉冲激光沉积、电子束蒸发、离子束辅助蒸发和溅射)、或任何其他合适的膜形成方法来形成的。在一些实施例中，在cvd的情况下，源气体包括tacl5和bcl3。
35.如图1b所示，euv光掩模5包括电路图案区域中的电路图案42和围绕电路图案区域的黑色边缘57。
36.图2a-图2f和图3a-图3d示意性地示出了制造用于极紫外光刻(euvl)的euv光掩模的方法。应当理解，可以在图2a-图3d所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，下面描述的操作中的一些可以被替换或消除。这些操作/工艺的顺序可以是可互换的。
37.在euv光掩模的制造中，如图2a所示，在euv光掩模坯(euv photo mask blank)的硬掩模层30之上形成第一光致抗蚀剂层35，并且如图2b所示，将光致抗蚀剂层35选择性地曝光于光化辐射eb。在一些实施例中，在形成第一光致抗蚀剂层35之前，对euv光掩模坯进行检查。如图2c所示，对选择性地曝光的第一光致抗蚀剂层35进行显影以在第一光致抗蚀剂层35中形成图案40。在一些实施例中，光化辐射eb是电子束或离子束。在一些实施例中，图案40对应于将在后续操作中使用euv光掩模来形成的半导体器件特征的图案。
38.接下来，如图2d所示，使第一光致抗蚀剂层35中的图案40延伸到硬掩模层30中，从而在硬掩模层30中形成图案41，该图案41暴露出吸收层25的多个部分。在一些实施例中，通过使用对吸收层25具有选择性的合适的湿法或干法蚀刻剂进行蚀刻，来形成延伸到硬掩模层30中的图案41。在形成硬掩模层30中的图案41之后，通过光致抗蚀剂剥离剂来去除第一光致抗蚀剂层35，以暴露出硬掩模层30的上表面，如图2e所示。
39.然后，使硬掩模层30中的图案41延伸到吸收层25中，从而在吸收层25中形成图案42，该图案42暴露出帽盖层20的多个部分，如图2f所示，并且然后，去除硬掩模层30，如图3a所示。在一些实施例中，通过使用对吸收层25具有选择性的合适的湿法或干法蚀刻剂进行蚀刻，来形成延伸到吸收层25中的图案42。在一些实施例中，使用等离子体干法蚀刻。
40.如图3b所示，在吸收层25之上形成第二光致抗蚀剂层50，第二光致抗蚀剂层50填充吸收层25中的图案42。使第二光致抗蚀剂层50选择性地曝光于光化辐射，例如电子束、离子束或uv辐射。如图3b所示，对选择性地曝光的第二光致抗蚀剂层50进行显影以在第二光致抗蚀剂层50中形成图案55。图案55对应于围绕电路图案的黑色边缘。黑色边缘是通过去除电路图案区域周围的区域中的euv光掩模上的所有多层而创建的框架形区域。黑色边缘的创建是为了防止在将euv光掩模印制到晶圆上时使相邻区域曝光。在一些实施例中，黑色边缘的宽度在从约1mm到约5mm的范围内。
41.接下来，如图3c所示，使第二光致抗蚀剂层50中的图案55延伸到吸收层25、帽盖层
20和mo/si多层15中，从而在吸收层25、帽盖层20和mo/si多层15中形成图案57(参见图3d)，该图案57暴露出衬底10的多个部分。在一些实施例中，通过使用对被蚀刻的每一层具有选择性的一种或多种合适的湿法或干法蚀刻剂进行蚀刻，来形成图案57。在一些实施例中，使用等离子体干法蚀刻。
42.然后，通过合适的光致抗蚀剂剥离剂来去除第二光致抗蚀剂层50，以暴露出吸收层25的上表面，如图3d所示。在本公开的一些实施例中，吸收层25、帽盖层20和mo/si多层15中的黑色边缘图案57限定了光掩模的黑色边缘。
43.图4a是根据本公开的实施例的euv光掩模的平面图或布局图，并且图4b是根据本公开的实施例的euv光掩模的截面图。
44.在一些实施例中，euv光掩模包括电路图案200，这些图案作为形成在吸收层25中的凹槽、沟槽或开口。在一些实施例中，电路图案200的尺寸(例如，宽度)在4x掩模上等于或大于40nm。
45.在一些实施例中，euv光掩模还包括形成在吸收层25中的多个亚分辨率辅助特征(sraf)210，如图4a和图4b所示。在一些实施例中，当光掩模是4x掩模时，sraf 210包括光栅，例如具有等于或大于约20nm且小于约160nm的间距的周期性图案，而在其他实施例中具有在从约40nm到约120nm范围内的间距的周期性图案。当光掩模是5x掩模时，sraf 210包括具有在从约25nm到约200nm范围内的间距的周期性图案，而在其他实施例中，sraf 210包括具有在从约50nm到约150nm范围内的间距的周期性图案。换句话说，晶圆上的周期性图案的间距为约5nm或更大且小于约40nm。在一些实施例中，sraf 210包括具有上述(一个或多个)间距的周期性线和空间图案，并且线图案的宽度在4x掩模上等于或大于约4nm且小于160nm，并且在其他实施例中，在从约10nm到约80nm的范围内。在一些实施例中，sraf图案210的宽度为电路图案的最小线宽度的约1/10到约1/5。在一些实施例中，线宽度与间距的比率(纵横比)在从约0.1到约0.9的范围内。sraf图案210不能作为光致抗蚀剂图案印刷在衬底之上。
46.当sraf图案210的间距足够小时，
±
1或更高的衍射图案不会进入euv光刻工具的光瞳(pupil)(孔径)，因此在吸收层处被反射的光不会在光致抗蚀剂层上造成随机打印输出。
47.图5示出了sraf图案的效果。图5示出了具有周期性线图案或过孔(正方形)图案的主电路图案的光瞳图像，以及具有sraf图案的背景强度。在一些实施例中，“水平”对应于沿x方向延伸并沿y方向相互平行排列的第一周期性线图案，“竖直”对应于沿y方向延伸并沿x方向相互平行排列的周期性线图案，并且“过孔/正方形”对应于正方形图案。在背景强度图中，横轴表示sraf的间距，纵轴表示sraf的线图案的宽度，并且越暗的区域表示背景强度越低。如图5所示，可以通过调整sraf图案的间距和/或线宽度来有效地抑制背景强度(经反射的euv光)。因此，sraf图案是背景强度抑制图案。
48.在一些实施例中，sraf图案210以间隔开一定距离的方式围绕电路图案200，因此sraf图案210与电路图案200是分开的，如图6a所示。在图6a中，sraf 210包括沿一个方向(x)周期性排列的线和空间图案。线和空间图案具有如上所述的宽度和间距。如图6a所示，sraf图案210与电路图案200间隔开距离d1，在一些实施例中，该距离d1在光掩模上在从约10nm到100nm的范围内。
49.在其他实施例中，sraf图案210连接到电路图案200，从而形成连续的凹槽图案。图6b和图6c示出了根据本公开的各种实施例的sraf图案。在一些实施例中，电路图案200包括沿y方向延伸并沿x方向排列的线和空间图案。在一些实施例中，如图6b所示，sraf 210包括沿x方向延伸并沿y方向排列的线和空间图案，即，垂直于线和空间图案200。在其他实施例中，如图6c所示，sraf 210包括沿y方向延伸并沿x方向排列的线和空间图案，即平行于线和空间图案200。
50.在一些实施例中，sraf图案210设置在电路图案周围的区域中。在一些实施例中，电路图案200沿x方向和y方向的最外边缘与sraf图案区域的外边缘之间的距离d2在光掩模上在从约4000nm到40,000nm的范围内。在一些实施例中，未经图案化的吸收层存在于该区域之外。
51.在一些实施例中，如图7a所示，电路图案200的每一个线图案被与吸收层相对应的边缘区域(空间)220包围。在一些实施例中，边缘区域220的宽度(电路图案200和sraf图案210之间的距离)在光掩模上在从约10nm到100nm的范围内。
52.在其他实施例中，如图7b所示，一组线和空间图案被边缘区域220包围。在一些实施例中，该组线图案200与sraf图案210之间的距离在光掩模上在从约10nm到100nm的范围内。
53.在一些实施例中，为大的吸收区域提供sraf图案。在一些实施例中，sraf图案由光掩模数据产生装置来产生，使得不存在等于或大于阈值尺寸的吸收图案。在一些实施例中，阈值尺寸在一个掩模上在从约100nm2到约250,000nm2的范围内，而在其他实施例中，在从约2500nm2到约10,000nm2的范围内。
54.图8a-图8e示出了根据本公开的实施例的具有sraf图案的euv光掩模的结构的各种视图。图8a是平面图(布局图)，图8b、图8c、图8d和图8e分别示出了与线x1、线x2、线y1和线y2相对应的截面图。如图8a-图8e所示，电路图案包括作为形成在吸收层25和帽盖层20中的沟槽的线图案200，并且sraf还包括作为形成在吸收层25和帽盖层20中的沟槽的线图案210。
55.在一些实施例中，如图8e和图8f所示，当电路图案200形成为如图8b所示的那样在其中暴露反射多层结构15的开口时，sraf图案210形成为其底部位于吸收层25的中间的开口。在一些实施例中，由于电路图案200之间的开口宽度足够大于sraf图案210的开口宽度，因此，当对电路图案的蚀刻操作完成时(加上额外的过蚀刻，暴露出反射多层15)，对sraf图案的蚀刻仍在进行中。通过在适当的时间停止蚀刻，可以获得图8b和图8f中所示的结构。在一些实施例中，sraf图案的开口的深度为吸收层25的厚度的约40％到90％。在一些实施例中，sraf图案的开口的深度是不均匀的，并且深度的变化(最大到最小)在从约1nm到约10nm的范围内。
56.在一些实施例中，通过电子束光刻来同时(连续地)形成电路图案200和sraf图案210。在其他实施例中，在使电路图案曝光于电子束之后或之前，将sraf图案曝光在同一光致抗蚀剂层上。在其他实施例中，在通过电子束光刻和蚀刻操作来形成电路图案之前或之后，在光掩模之上形成另一光致抗蚀剂层，然后执行电子束光刻或其他光刻操作(光学、激光干涉等)以形成sraf图案。
57.图9示出了根据本公开的实施例的sraf的各种图案。在图9中，深色图案对应于反
射图案(无吸收)，而背景对应于吸收层(或衬底)。
58.在一些实施例中，sraf图案是光栅图案。在一些实施例中，sraf图案是具有沿x方向(水平)或y方向(竖直)延伸的恒定间距的简单线和空间图案。在其他实施例中，间距发生变化。在一些实施例中，间距随着到电路图案的距离的减小而减小。在其他实施例中，间距随着到电路图案的距离的增加而增加。在一些实施例中，间距随机变化。当间距随机变化时，其平均间距等于或大于约40nm且小于约160nm。
59.在一些实施例中，线图案的线宽度变化。在一些实施例中，宽度随着到电路图案的距离的减小而减小。在其他实施例中，宽度随着到电路图案的距离的增加而增加。在一些实施例中，宽度随机变化。当宽度随机变化时，其平均宽度在从约10nm到约50nm的范围内。
60.在一些实施例中，sraf图案的线图案被分割(切割成片)为槽阵列。
61.在一些实施例中，sraf图案包括竖直图案和水平图案的组合。
62.在一些实施例中，sraf的线图案相对于x或y方向(电路图案的图案延伸方向)倾斜。在一些实施例中，相对于x或y方向的倾斜角为约10度到约80度。
63.在一些实施例中，sraf图案包括波纹图案，这些波纹图案包括与竖直或水平延伸的电路图案的纵向边平行排列的竖直图案和与其横向边平行排列的水平图案。
64.在一些实施例中，sraf图案包括正方形或圆形图案的阵列或矩阵。在一些实施例中，矩阵是规则矩阵，而在其他实施例中，矩阵是交错矩阵。沿x方向和/或y方向的间距在一些实施例中是恒定的，而在其他实施例中是变化的，类似于如上所述的线图案。
65.在一些实施例中，sraf图案包括锯齿状图案，例如蛇形图案、曲柄图案和阶梯图案。
66.在一些实施例中，sraf图案的一侧或多侧是弯曲的。在一些实施例中，sraf图案是除了矩形之外的凹多边形或凸多边形。
67.在一些实施例中，sraf图案包括前述图案的任何组合。
68.在一些实施例中，sraf图案是与作为布局图案的电路图案重叠的布局图案(例如，作为gds布局数据的图案)。在其他实施例中，sraf布局图案不与电路布局图案重叠。在一些实施例中，掩模绘图数据是sraf布局图案和电路布局图案的组合，例如sraf布局图案和电路布局图案的逻辑或。
69.sraf图案由图10a和图10b所示的光掩模数据产生装置来产生。图10a是根据如上所述的一个或多个实施例的执行光掩模数据产生过程的计算机系统的示意图。可以使用计算机硬件和在其上执行的计算机程序来实现前述实施例的过程、方法和/或操作的全部或部分。在图10a中，计算机系统900设置有计算机901、键盘902、鼠标903和监视器904，该计算机901包括光盘只读存储器(例如，cd-rom或dvd-rom)驱动器905和磁盘驱动器906。
70.图10b是示出计算机系统900的内部配置的图。在图10b中，除了光盘驱动器905和磁盘驱动器906之外，计算机901还设置有一个或多个处理器911(例如，微处理单元(mpu))、rom 912(其中存储有诸如启动程序之类的程序)、随机存取存储器(ram)913(其连接到mpu 911并且其中临时存储有应用程序的命令并且其中配备有临时存储区域)、硬盘914(其中存储有应用程序、系统程序、和数据)、以及总线915(连接mpu 911、rom 912等)。请注意，计算机901可以包括用于提供到lan的连接的网络卡(未示出)。
71.用于使计算机系统900执行前述实施例中的光掩模数据产生装置的功能的程序可
以存储在光盘921或磁盘922中，它们被插入到光盘驱动器905或磁盘驱动器906中，并传送到硬盘914。替代地，程序可以经由网络(未示出)传输到计算机901并存储在硬盘914中。在执行程序时，该程序被加载到ram 913中。程序可以从光盘921或磁盘922加载，或者直接从网络加载。
72.该程序不必包括例如操作系统(os)或第三方程序以使计算机901执行前述实施例中的光掩模数据产生装置的功能。程序可以仅包括命令部分，用于在受控模式下调用适当的功能(模块)并获得期望的结果。
73.在一些实施例中，在程序中，由程序实现的功能不包括只能通过硬件实现的功能。例如，在一些实施例中，由上述程序实现的功能不包括只能通过在获取信息的获取单元或输出信息的输出单元中的硬件(例如，网络接口)实现的功能。此外，执行程序的计算机可以是单台计算机，也可以是多台计算机。
74.此外，在一些实施例中，用于实现光掩模数据产生装置的功能的程序的全部或部分是用于光掩模制造工艺的另一程序的一部分。此外，在一些实施例中，用于实现光掩模数据产生装置的功能的程序的全部或部分由例如由半导体器件制成的rom来实现。
75.图11a示出了根据本公开的实施例的制造半导体器件的方法的流程图，以及图11b、图11c、图11d和图11e示出了根据本公开的实施例的制造半导体器件的方法的顺序制造操作。提供了一种要被图案化以在其上形成集成电路的半导体衬底或其他合适的衬底。在一些实施例中，半导体衬底包括硅。替代地或附加地，半导体衬底包括锗、硅锗或其他合适的半导体材料，例如iii-v族半导体材料。在图11a的s801，将要被图案化的目标层形成在半导体衬底之上。在某些实施例中，目标层是半导体衬底。在一些实施例中，目标层包括诸如金属层或多晶硅层之类的导电层，诸如氧化硅、氮化硅、sion、sioc、siocn、sicn、氧化铪或氧化铝之类的电介质层，或者诸如外延形成的半导体层之类的半导体层。在一些实施例中，将目标层形成在诸如隔离结构、晶体管或布线之类的下面的结构之上。在图11a的s802，将光致抗蚀剂层形成在目标层之上，如图11b所示。光致抗蚀剂层对来自后续的光刻曝光工艺中的曝光源的辐射是敏感的。在本实施例中，光致抗蚀剂层对在光刻曝光工艺中使用的euv光是敏感的。可以通过旋涂或其他合适的技术在目标层之上形成光致抗蚀剂层。可以进一步烘烤所涂覆的光致抗蚀剂层以驱除光致抗蚀剂层中的溶剂。
76.在图11a的s803，将如上所述的euv光掩模加载到euv光刻工具(例如，euv扫描仪)中，并且使用对准系统来执行掩模对准操作。
77.在图11a的s804，使用euv光掩模来对光致抗蚀剂层进行图案化，如图11c所示。在曝光工艺中，限定在euv掩模上的集成电路(ic)设计图案被成像到光致抗蚀剂层上以在其上形成潜在图案。对光致抗蚀剂层进行图案化还包括对曝光的光致抗蚀剂层进行显影以形成具有一个或多个开口的经图案化光致抗蚀剂层。在光致抗蚀剂层是正性光致抗蚀剂层的一个实施例中，光致抗蚀剂层的曝光部分在显影工艺中被去除。对光致抗蚀剂层进行图案化还可以包括其他工艺步骤，例如不同阶段的各种烘烤步骤。例如，可以在光刻曝光工艺之后、并且在显影工艺之前，实施曝光后烘烤(peb)工艺。
78.在图11a的s805，使用经图案化光致抗蚀剂层作为蚀刻掩模来对目标层进行图案化，如图11d所示。在一些实施例中，对目标层进行图案化包括使用经图案化光致抗蚀剂层作为蚀刻掩模来对目标层施加蚀刻工艺。对目标层的在经图案化光致抗蚀剂层的开口内暴
露的部分进行蚀刻，同时保护剩余部分免于蚀刻。此外，可以通过湿法剥离或等离子体灰化来去除经图案化光致抗蚀剂层，如图11e所示。
79.在本公开中，sraf图案被设置在euv光掩模的电路图案之上或周围，这可以抑制背景信号(例如，不期望的euv反射)。因此，可以提高信号对比度(例如，s/n比率)，并提高euv光掩模的图案精度和分辨率，并抑制缺陷的产生。
80.应当理解，本文不一定讨论了所有优点，没有特定优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。
81.根据本技术的一个方面，一种用于极紫外(euv)光刻的光掩模包括电路图案，以及设置在电路图案周围并连接到电路图案的亚分辨率辅助图案。亚分辨率辅助图案的尺寸在从10nm到50nm的范围内。在一个或多个前述和以下实施例中，亚分辨率辅助图案包括间距等于或大于40nm且小于160nm的周期性图案。在一个或多个前述和以下实施例中，亚分辨率辅助图案包括宽度在从10nm到50nm范围内且间距等于或大于40nm且小于160nm的周期性线图案。在一个或多个前述和以下实施例中，亚分辨率辅助图案的周期性线图案是形成在吸收层中的凹槽、沟槽或开口。在一个或多个前述和以下实施例中，电路图案包括宽度大于亚分辨率辅助图案的周期性线图案的宽度的周期性线图案。在一个或多个前述和以下实施例中，电路图案的周期性线图案沿第一方向延伸并沿与第一方向相交的第二方向相互平行排列，并且亚分辨率辅助图案的周期性线图案沿第一方向延伸并沿第二方向相互平行排列。在一个或多个前述和以下实施例中，电路图案的周期性线图案沿第一方向延伸并沿与第一方向相交的第二方向相互平行排列，并且亚分辨率辅助图案的周期性线图案沿第二方向延伸并沿第一方向相互平行排列。在一个或多个前述和以下实施例中，电路图案的周期性线图案是形成在吸收层中的凹槽、沟槽或开口，并且亚分辨率辅助图案的周期性线图案连接到电路图案的周期性线图案中的至少一者。
82.根据本公开的另一方面，一种用于极紫外(euv)光刻的光掩模包括衬底、设置在衬底之上的反射多层结构、设置在反射多层结构之上的帽盖层、以及设置在帽盖层之上的吸收层。吸收层对于euv光具有等于或小于0.95的折射率和等于或小于0.04的吸收系数k。光掩模包括电路图案和设置在电路图案周围并连接到电路图案的背景强度抑制图案，该背景强度抑制图案的尺寸小于包括在电路图案中的图案。在一个或多个前述和以下实施例中，背景强度抑制图案包括光栅图案。在一个或多个前述和以下实施例中，电路图案包括周期性线图案，并且背景强度抑制图案至少设置在电路图案的相邻两个线图案之间的区域处。在一个或多个前述和以下实施例中，光栅图案包括宽度在从10nm到50nm范围内且间距等于或大于40nm且小于160nm的周期性线图案，以及间距在从3000nm到5000nm范围内且线宽在从100nm到300nm范围内的电路图案的周期性线图案。在一个或多个前述和以下实施例中，光栅图案的周期性线图案和电路图案的周期性线图案是形成在吸收层中的凹槽、沟槽或开口。在一个或多个前述和以下实施例中，光栅图案是非周期性的。在一个或多个前述和以下实施例中，背景强度抑制图案包括正方形图案的矩阵。在一个或多个前述和以下实施例中，吸收层的反射率等于或大于5％。
83.根据本公开的另一方面，一种用于极紫外(euv)光刻的衰减相移掩模(apsm)包括衬底、设置在衬底之上的反射多层结构、设置在反射多层结构之上的帽盖层，以及设置在帽盖层之上的吸收层。吸收层对于euv光具有大于5％的反射率。apsm包括要形成为光致抗蚀
剂图案的电路图案，以及不形成为光致抗蚀剂图案亚分辨率辅助图案，设置在电路图案周围。在一个或多个前述和以下实施例中，亚分辨率辅助图案的尺寸在从10nm到40nm的范围内，并且对于euv光的折射率等于或小于0.95并且吸收系数k等于或小于0.04。在一个或多个前述和以下实施例中，亚分辨率辅助图案包括间距等于或大于40nm且小于160nm的图案。在一个或多个前述和以下实施例中，亚分辨率辅助图案中的至少一者连接到电路图案。
84.前述内容概述了若干实施例或示例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现与本文引入的实施例或示例相同的目的和/或达到相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
85.示例1是一种用于极紫外(euv)光刻的光掩模，所述光掩模包括：电路图案，以及亚分辨率辅助图案，设置在所述电路图案周围并连接到所述电路图案，其中，所述亚分辨率辅助图案的尺寸在从10nm到50nm的范围内。
86.示例2是示例1所述的光掩模，其中，所述亚分辨率辅助图案包括间距等于或大于40nm且小于160nm的周期性图案。
87.示例3是示例1所述的光掩模，其中，所述亚分辨率辅助图案包括宽度在从10nm到50nm范围内、且间距等于或大于40nm且小于160nm的周期性线图案。
88.示例4是示例3所述的光掩模，其中，所述亚分辨率辅助图案的周期性线图案是形成在吸收层中的凹槽、沟槽或开口。
89.示例6是示例4所述的光掩模，其中，所述电路图案包括宽度大于所述亚分辨率辅助图案的周期性线图案的宽度的周期性线图案。
90.示例6是示例5所述的光掩模，其中：所述电路图案的周期性线图案沿第一方向延伸并沿与所述第一方向相交的第二方向相互平行排列，并且所述亚分辨率辅助图案的周期性线图案沿所述第一方向延伸并沿所述第二方向相互平行排列。
91.示例7是示例5所述的光掩模，其中：所述电路图案的周期性线图案沿第一方向延伸并沿与所述第一方向相交的第二方向相互平行排列，并且所述亚分辨率辅助图案的周期性线图案沿所述第二方向延伸并沿所述第一方向相互平行排列。
92.示例8是示例5所述的光掩模，其中：所述电路图案的周期性线图案是形成在吸收层中的凹槽、沟槽或开口，并且所述亚分辨率辅助图案的周期性线图案连接到所述电路图案的周期性线图案中的至少一者，以形成连续的凹槽、沟槽或开口。
93.示例9是一种用于极紫外(euv)光刻的光掩模，所述光掩模包括：衬底；反射多层结构，设置在所述衬底之上；帽盖层，设置在所述反射多层结构之上；以及吸收层，设置在所述帽盖层之上，其中：所述吸收层对于euv光具有等于或小于0.95的折射率和等于或小于0.04的吸收系数k，并且所述光掩模包括：电路图案；以及背景强度抑制图案，设置在所述电路图案周围并连接到所述电路图案，所述背景强度抑制图案的尺寸小于包括在所述电路图案中的图案。
94.示例10是示例9所述的光掩模，其中，所述背景强度抑制图案包括光栅图案。
95.示例11是示例10所述的光掩模，其中，所述电路图案包括周期性线图案，并且所述背景强度抑制图案至少设置在所述电路图案的相邻两个线图案之间的区域处。
96.示例12是示例11所述的光掩模，其中：所述光栅图案包括宽度在从10nm到50nm范围内且间距等于或大于40nm且小于160nm的周期性线图案。
97.示例13是示例12所述的光掩模，其中，所述光栅图案的周期性线图案和所述电路图案的周期性线图案是形成在所述吸收层中的凹槽、沟槽或开口。
98.示例14是示例10所述的光掩模，其中，所述光栅图案是非周期性的。
99.示例15是示例9所述的光掩模，其中，所述背景强度抑制图案包括正方形图案的矩阵。
100.示例16是示例9所述的光掩模，其中，所述吸收层的反射率等于或大于5％。
101.示例17是一种用于极紫外(euv)光刻的衰减相移掩模(apsm)，所述apsm包括：衬底；反射多层结构，设置在所述衬底之上；帽盖层，设置在所述反射多层结构之上；以及吸收层，设置在所述帽盖层之上，其中：所述吸收层对于euv光具有大于5％的反射率，并且所述apsm包括：要形成为光致抗蚀剂图案的电路图案，以及不形成为光致抗蚀剂图案的亚分辨率辅助图案，设置在所述电路图案周围。
102.示例18是示例17所述的apsm，其中：所述亚分辨率辅助图案的尺寸在从10nm到40nm的范围内，并且对于euv光的折射率等于或小于0.95并且吸收系数k等于或小于0.04。
103.示例19是示例17所述的apsm，其中，所述亚分辨率辅助图案包括间距等于或大于40nm且小于160nm的图案。
104.示例20是示例17所述的apsm，其中，所述亚分辨率辅助图案中的至少一者连接到所述电路图案。

技术特征：
1.一种用于极紫外(euv)光刻的光掩模，所述光掩模包括：电路图案，以及亚分辨率辅助图案，设置在所述电路图案周围并连接到所述电路图案，其中，所述亚分辨率辅助图案的尺寸在从10nm到50nm的范围内。2.根据权利要求1所述的光掩模，其中，所述亚分辨率辅助图案包括间距等于或大于40nm且小于160nm的周期性图案。3.根据权利要求1所述的光掩模，其中，所述亚分辨率辅助图案包括宽度在从10nm到50nm范围内、且间距等于或大于40nm且小于160nm的周期性线图案。4.根据权利要求3所述的光掩模，其中，所述亚分辨率辅助图案的周期性线图案是形成在吸收层中的凹槽、沟槽或开口。5.根据权利要求4所述的光掩模，其中，所述电路图案包括宽度大于所述亚分辨率辅助图案的周期性线图案的宽度的周期性线图案。6.根据权利要求5所述的光掩模，其中：所述电路图案的周期性线图案沿第一方向延伸并沿与所述第一方向相交的第二方向相互平行排列，并且所述亚分辨率辅助图案的周期性线图案沿所述第一方向延伸并沿所述第二方向相互平行排列。7.根据权利要求5所述的光掩模，其中：所述电路图案的周期性线图案沿第一方向延伸并沿与所述第一方向相交的第二方向相互平行排列，并且所述亚分辨率辅助图案的周期性线图案沿所述第二方向延伸并沿所述第一方向相互平行排列。8.根据权利要求5所述的光掩模，其中：所述电路图案的周期性线图案是形成在吸收层中的凹槽、沟槽或开口，并且所述亚分辨率辅助图案的周期性线图案连接到所述电路图案的周期性线图案中的至少一者，以形成连续的凹槽、沟槽或开口。9.一种用于极紫外(euv)光刻的光掩模，所述光掩模包括：衬底；反射多层结构，设置在所述衬底之上；帽盖层，设置在所述反射多层结构之上；以及吸收层，设置在所述帽盖层之上，其中：所述吸收层对于euv光具有等于或小于0.95的折射率和等于或小于0.04的吸收系数k，并且所述光掩模包括：电路图案；以及背景强度抑制图案，设置在所述电路图案周围并连接到所述电路图案，所述背景强度抑制图案的尺寸小于包括在所述电路图案中的图案。10.一种用于极紫外(euv)光刻的衰减相移掩模(apsm)，所述apsm包括：衬底；
反射多层结构，设置在所述衬底之上；帽盖层，设置在所述反射多层结构之上；以及吸收层，设置在所述帽盖层之上，其中：所述吸收层对于euv光具有大于5％的反射率，并且所述apsm包括：要形成为光致抗蚀剂图案的电路图案，以及不形成为光致抗蚀剂图案的亚分辨率辅助图案，设置在所述电路图案周围。

技术总结
EUV光掩模及其制造方法。一种用于极紫外(EUV)光刻的光掩模，包括电路图案和设置在电路图案周围并连接到电路图案的亚分辨率辅助图案。亚分辨率辅助图案的尺寸在从10nm到50nm的范围内。的范围内。的范围内。


技术研发人员：王圣闵 赖昱泽 谢艮轩
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.08.03
技术公布日：2023/8/24