存储系统以及存储系统的处理方法与流程

存储系统以及存储系统的处理方法
1.本技术享受以日本特许申请2022－031020号(申请日：2022年3月1日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
2.本发明的实施方式涉及存储系统以及存储系统的处理方法。


背景技术：

3.生产以及提供了包含nand闪速存储器的存储系统。


技术实现要素：

4.提供能够降低成本的存储系统以及存储系统的处理方法。
5.实施方式的存储系统包括：基板；存储控制器，其设置在所述基板上；连接器，其设置在所述基板上；存储器件，其构成为能够相对于所述连接器进行拆装。
附图说明
6.图1是表示实施方式的存储系统的构成例的框图。
7.图2是表示实施方式的存储系统的构成例的电路图。
8.图3是表示实施方式的存储系统的构成例的剖视图。
9.图4是表示实施方式的存储系统的构成例的剖视图。
10.图5是表示存储单元的阈值电压与数据的关系的图。
11.图6是表示实施方式的存储系统的构成例的图。
12.图7是表示实施方式的存储系统的构成例的图。
13.图8是表示实施方式的存储系统的构成例的图。
14.图9是表示用于实施方式的存储系统的处理的装置的图。
15.图10是表示实施方式的存储系统的处理方法的流程图。
16.图11是用于对实施方式的存储系统的处理方法进行说明的图。
17.图12是表示实施方式的存储系统的应用例的图。
18.标号说明
19.1：存储系统；9：恢复处理装置；100：nand闪速存储器；mt：存储单元；sub：模块基板；80：连接器。
具体实施方式
20.以下，参照附图对本实施方式进行详细的说明。在以下的说明中，对具有相同的功能和结构的要素赋予同一标号。
21.另外，在以下的各实施方式中，在被标记了在末尾伴随有用于区别化的数字/英文字母的参照标号的构成要素(例如电路、布线、各种的电压以及信号等)也可以不相互进行
区别的情况下，使用省略了末尾的数字/英文字母的记载(参照标号)。
22.[实施方式]
[0023]
参照图1～图12对实施方式的存储系统进行说明。
[0024]
(1)构成例
[0025]
图1是用于对本实施方式的存储系统1的构成例进行说明的框图。
[0026]
如图1所示，实施方式的存储系统1经由主机总线而连接于主机设备5。实施方式的存储系统1能够由主机设备5请求数据的写入、数据的读出以及数据的擦除。
[0027]
主机设备5例如为个人计算机或者服务器等。主机总线例如是基于了sdtm接口、sas(serial attached scsi(small computer system interface))、sata(serialata(advanced technology attachment))、pcie(peripheral component interconnect express)或者nvme(non-volatile memory express)等的接口标准的总线。此外，存储系统1也可以通过无线通信而连接于主机设备5。
[0028]
本实施方式的存储系统1包括nand闪速存储器100和存储控制器200。例如，存储系统1为ssd(solid state drive，固态硬盘驱动器)、存储卡、usb存储器等。
[0029]
存储控制器200与nand闪速存储器100电结合。存储控制器200向nand闪速存储器100发送命令cmd、地址信息add以及多个控制信号。
[0030]
nand闪速存储器100为实施方式的存储器件的一个例子。nand闪速存储器100为非易失性半导体存储器件。例如，nand闪速存储器100为多个半导体芯片的集合。
[0031]
nand闪速存储器100接受命令cmd、地址信息add以及多个控制信号。在nand闪速存储器100和存储控制器200之间进行数据dt的传送。在以下中，在写入时序时从存储控制器200传送至nand闪速存储器100的数据dt被称为写入数据。写入数据dt被写入到nand闪速存储器100内。在读出时序时从nand闪速存储器100传送至存储控制器200的数据dt被称为读出数据。从nand闪速存储器100进行读出数据dt的读出。
[0032]
nand闪速存储器100例如包括存储单元阵列110、命令寄存器120、地址寄存器130、行控制电路140、感测放大器电路150、驱动器电路160、电压生成电路170、输入输出电路180以及定序器190。
[0033]
存储单元阵列110存储数据。在存储单元阵列110内设置有多条位线和多条字线。存储单元阵列110包括多个块blk(blk0、blk1、
……
、blkk－1)。k为2以上的自然数。块blk为多个存储单元的集合。各存储单元与一条位线和一条字线相关联。存储单元阵列110包括用于对存储单元阵列110内的控制单位进行选择的多条选择栅极线。
[0034]
例如，多个块blk中的某个数的特定块blk存储用于nand闪速存储器100的动作的设定信息和管理信息、与nand闪速存储器100的状态/状况有关的信息an等的信息inf。在以下中，这些信息inf也被称为rom信息inf。存储rom信息inf的块blk也被称为rom块。
[0035]
对于存储单元阵列110的内部结构，将在后面进行描述。
[0036]
命令寄存器120保持来自存储控制器200的命令cmd。命令cmd例如为包括使定序器190执行读出时序、写入时序以及擦除时序等的命令的信号。
[0037]
地址寄存器130保持来自存储控制器200的地址信息(选择地址)add。地址信息add例如包括块地址、页地址(字线地址)以及列地址等。块地址、页地址以及列地址分别被使用于块blk、字线、选择栅极线以及位线的选择。在以下中，基于块地址选择了的块被称为选择
块。基于页地址选择了的字线被称为选择字线。
[0038]
行控制电路140对与存储单元阵列110的行有关的动作进行控制。行控制电路140基于地址寄存器130内的块地址，对存储单元阵列110内的一个块blk进行选择。行控制电路140例如向选择块内的选择字线传输被施加于与选择字线对应的布线的电压。行控制电路140基于地址信息add，对选择栅极线的选择和非选择进行控制。行控制电路140包括块译码器、字线译码器、选择栅极线译码器以及开关电路等。
[0039]
感测放大器电路150对与存储单元阵列110的列有关的动作进行控制。感测放大器电路150在写入时序中，根据来自存储控制器200的写入数据dt，对设置在存储单元阵列110内的位线分别施加电压。感测放大器电路150在读出时序中，基于有无产生电流或者位线电位的变动来判定存储在存储单元内的数据。感测放大器电路150将基于该判定结果的数据作为读出数据dt传送至存储控制器200。感测放大器电路150包括位线选择电路和放大器电路等。
[0040]
驱动器电路160向存储单元阵列110输出在读出时序、写入时序以及擦除时序等中使用的多个电压。驱动器电路160基于地址寄存器130内的地址信息add，对与字线和位线等对应的布线施加预定电压。
[0041]
电压生成电路170生成用于nand闪速存储器100的各种动作的多个电压。电压生成电路170向驱动器电路160输出所生成的电压。
[0042]
输入输出电路180作为nand闪速存储器100与存储控制器200之间的、nand闪速存储器100侧的接口电路发挥功能。例如，输入输出电路180基于onfi(open nand flash interface)等的nand接口标准来与存储控制器200进行通信。命令锁存使能信号cle、地址锁存使能信号ale、写入使能信号wen、读取使能信号ren、就绪忙信号rbn以及输入输出信号dq等被使用于nand闪速存储器100与存储控制器200之间的通信。
[0043]
命令锁存使能信号cle是表示nand闪速存储器100接受到的输入输出信号dq为命令cmd的信号。地址锁存使能信号ale是表示nand闪速存储器100接受到的信号dq为地址信息add的信号。写入使能信号wen是对nand闪速存储器100命令输入输出信号dq的输入的信号。读取使能信号ren是对nand闪速存储器100命令输入输出信号dq的输出的信号。
[0044]
就绪忙信号rbn是从nand闪速存储器100对存储控制器200通知nand闪速存储器100是处于受理来自存储控制器200的命令的就绪状态、还是处于不受理命令的忙状态的信号。
[0045]
输入输出信号dq例如是8位宽度的信号组(set)。输入输出信号dq可以包括命令cmd、地址信息add、写入/读出数据dt等。
[0046]
定序器190对nand闪速存储器100整体的动作进行控制。例如，定序器190基于命令寄存器120内的命令cmd来对各电路进行控制。
[0047]
＜存储单元阵列＞
[0048]
图2是表示存储单元阵列110内的某一个块blk的电路结构的电路图。
[0049]
如图2所示，一个块blk包括多个(例如5个)串单元su(su0～su4)。各个串单元su包括多个nand串ns。存储单元阵列110内的块blk的数量、块blk内的串单元su的数量以及串单元su内的nand串ns的数量是任意的。
[0050]
nand串ns各自包括多个存储单元mt(mt0～mtn－1)和选择晶体管std、sts。n为2以
上的自然数。多个存储单元mt串联连接在选择晶体管std的源极与选择晶体管sts的漏极之间。
[0051]
存储单元mt实质上以非易失的方式保持数据。存储单元(也被称为存储单元晶体管)mt是具有控制栅极和电荷蓄积层的场效应晶体管。
[0052]
串单元su0～su4各自中的选择晶体管std的栅极分别与多个漏极侧选择栅极线sgd0～sgd4中的所对应的一条连接。
[0053]
串单元su0～su4各自中的选择晶体管sts的栅极例如共同连接于源极侧选择栅极线sgs。选择晶体管sts的栅极也可以按串单元su0～su4而连接于不同的选择栅极线sgs。
[0054]
属于同一块blk内的存储单元mt0～mtn－1的控制栅极分别与多条字线wl(wl0～wln－1)中的所对应的一条字线连接。
[0055]
在存储单元阵列110内属于同一列的nand串ns的选择晶体管std的漏极分别与多条位线bl(bl0～bl(m－1))中的所对应的一条位线连接。m为2以上的自然数。
[0056]
多个选择晶体管sts的源极共同地连接于源极线sl。
[0057]
串单元su是连接于不同的位线bl、且连接于同一选择栅极线sgd的nand串ns的集合体。在以下中，在各串单元su中共同连接于同一字线wl的存储单元mt的集合(存储单元群)也被称为单元单位(cell unit)cu(或者存储组)。块blk是共享多条字线wl的多个串单元su的集合体。存储单元阵列110是共享多条位线bl的多个块blk的集合体。
[0058]
图3是块blk的一部分的区域的剖视图。
[0059]
在图3中，x方向与字线wl的延伸方向对应，y方向与位线bl的延伸方向对应，z方向与相对于基板(例如半导体基板)20的表面垂直的方向对应，该基板20被使用于形成nand闪速存储器100。
[0060]
如图3所示，存储单元阵列110具有在z方向上层叠了多个导电层22(22a、22b、22c)和多个绝缘层32(32a、32b、32c)的构造(层叠布线)。
[0061]
p型阱区域21设置在半导体基板20的半导体层内。
[0062]
在p型阱区域21的上面上设置有绝缘层32a。在绝缘层32a的上面上设置有导电层22a。导电层22a例如是沿着由x方向和y方向构成的x－y平面扩展的板状层。导电层22a被作为选择栅极线sgs来使用。导电层22a例如包含钨。
[0063]
在导电层22a的上面上，在z方向上交替地层叠有多个绝缘层32b和多个导电层22b。导电层22b例如是沿着x－y平面扩展的板状层。所层叠的多个导电层22b从半导体基板20侧起依次分别被作为字线wl0～wln－1来使用。导电层22b例如包含钨。
[0064]
在最上层的导电层22b的上方隔着绝缘层32c而设置有导电层22c。导电层22c例如是沿着x－y平面扩展的板状层。导电层22c被作为选择栅极线sgd来使用。导电层22c例如包含钨。
[0065]
在导电层22c的上面上设置有绝缘层34。绝缘层34也可以由多个绝缘层构成。在绝缘层34的上面上设置有导电层25。导电层25例如为在y方向上延伸了的线状层。导电层25被作为位线bl来使用。在未图示的区域中，沿着x方向而排列有多个导电层25。导电层25例如包含铜。
[0066]
存储柱mp各自沿着z方向延伸而设置在层叠布线内。存储柱mp将绝缘层32和导电层22贯通。存储柱mp的底部与p型阱区域21相接。存储柱mp的侧面与导电层22相对向。存储
柱mp和导电层22a交叉了的部分作为选择晶体管sts发挥功能。存储柱mp和一个导电层22b交叉了的部分作为一个存储单元mt发挥功能。存储柱mp和导电层22c交叉了的部分作为选择晶体管std发挥功能。
[0067]
存储柱mp各自例如包括芯部件40、半导体层41、层叠膜42。芯部件40沿着z方向延伸地设置。例如，芯部件40的上端位于比导电层22c靠上层的位置。在芯部件40的下端与p型阱区域21之间设置有半导体层41。半导体层41将芯部件40的周围覆盖。在存储柱mp的下部中，半导体层41的一部分与p型阱区域21接触。层叠膜42将半导体层41的侧面覆盖。
[0068]
芯部件40例如包含氧化硅等的绝缘体。半导体层41例如包含硅。
[0069]
在存储柱mp内的半导体层41的上面上设置有接触cv。在图示了的区域中示出了分别与6个存储柱mp中的两个存储柱mp对应的两个接触cv。图3所示出的多个存储柱mp中的与缝隙she不重叠、且未连接有接触cv的存储柱mp在未图示的区域(例如纸面的深度方向或者跟前方向上的区域)中连接于接触cv。
[0070]
一个导电层25(即一条位线bl)与接触cv的上面接触。
[0071]
缝隙slt例如具有沿着x－z平面设置的部分，将多个导电层22分开。接触li沿着缝隙slt而设置。接触li的上端的一部分与绝缘层34接触。接触li的下端与p型阱区域21接触。接触li例如被作为源极线sl的一部分来使用。隔离物sp至少设置在接触li与导电层22之间。接触li通过隔离物sp而与导电层22分离以及绝缘。
[0072]
缝隙she例如具有沿着x－z平面设置的部分，至少将导电层22c分开。缝隙she的上端与绝缘层34接触。缝隙she的下端与最上层的导电层22b和导电层22c之间的绝缘层32c接触。缝隙she例如包含氧化硅等的绝缘体。
[0073]
在图3的纸面的深度方向(或者跟前方向)上排列有多个以上的结构。由在深度方向上排列的多个nand串ns的集合构成串单元su。
[0074]
此外，存储单元阵列110的构造不限定于上述的例子，也可以具有其他构造。例如，存储单元阵列110也可以隔着绝缘层而设置在半导体基板20的上方。在该情况下，也可以在存储单元阵列110的下方，在半导体基板20上设置有构成行控制电路140等的元件(例如场效应晶体管)。
[0075]
图4是更具体地表示存储单元mt的构造的剖视图。
[0076]
如图4所示，层叠膜42包括栅极绝缘膜421、电荷蓄积层422以及阻挡绝缘膜423。
[0077]
半导体层41作为nand串ns的电流路径发挥功能。半导体层41成为形成存储单元mt和选择晶体管std、sts的沟道的区域(在以下中被称为沟道区域)。存储单元mt的沟道区域在相对于半导体基板20的表面平行的方向上与导电层22相对向。
[0078]
栅极绝缘膜421将半导体层41的侧面包围。电荷蓄积层422将栅极绝缘膜421的侧面包围。阻挡绝缘膜423将电荷蓄积层422的侧面包围。电荷蓄积层422设置在栅极绝缘膜421与阻挡绝缘膜423之间。
[0079]
栅极绝缘膜421作为半导体层41与电荷蓄积层422之间的隧道势垒发挥功能。栅极绝缘膜421例如包含氧化硅。
[0080]
电荷蓄积层422能够保存经由栅极绝缘膜421从半导体层41注入到了电荷蓄积层422内的电荷。电荷蓄积层422例如包含氮化硅。此外，电荷蓄积层422也可以包含硅。
[0081]
阻挡绝缘膜423妨碍电荷蓄积层422与导电层22之间的电荷移动。阻挡绝缘膜423
例如包含氧化硅或者氧化铝。
[0082]
在nand闪速存储器100中，在存储单元mt0～mtn－1和选择晶体管std、sts导通了的情况下，在位线bl与接触li(源极线sl)之间流动经由了存储柱mp的电流。
[0083]
一个存储单元mt能够通过存储单元mt的阈值电压和应该存储的数据的关联来存储1位以上的数据。存储1位数据的存储单元mt被称为slc。存储2位数据的存储单元mt被称为mlc。存储3位数据的存储单元mt被称为tlc。存储4位数据的存储单元mt被称为qlc。
[0084]
图5是表示存储单元mt的阈值电压与数据的关系的一个例子的图。图5的曲线图的横轴表示存储单元mt的阈值电压(电压值)。图5的曲线图的纵轴表示存储单元数。
[0085]
在图5中示出存储单元为qlc的情况下的例子。
[0086]
如图5所示，在各存储单元mt存储4位数据的情况下，存储单元mt的阈值电压分布具有16种状态。在本实施方式中，从阈值电压低的一方起将该16种状态依次分别称为“q0”、“q1”、“q2”、“q3”、“q4”、“q5”、“q6”、“q7”、“q8”、“q9”、“q10”、“q11”、“q12”、“q13”、“q14”以及“q15”状态。对“q0”～“q15”状态各自分配互不相同的4位数据。
[0087]
以下示出对于“q0”～“q15”状态各自的数据分配的一个例子。在此，关于各状态，以“最高位(top)位/高位(upper)位/中位(middle)位/低位(lower)位”的排列示出了4位数据。
[0088]“q0”状态：“1111”数据
[0089]“q1”状态：“0111”数据
[0090]“q2”状态：“0011”数据
[0091]“q3”状态：“1011”数据
[0092]“q4”状态：“1001”数据
[0093]“q5”状态：“0001”数据
[0094]“q6”状态：“0101”数据
[0095]“q7”状态：“1101”数据
[0096]“q8”状态：“1100”数据
[0097]“q9”状态：“0100”数据
[0098]“q10”状态：“0000”数据
[0099]“q11”状态：“1000”数据
[0100]“q12”状态：“1010”数据
[0101]“q13”状态：“0010”数据
[0102]“q14”状态：“0110”数据
[0103]“q15”状态：“1110”数据
[0104]
这样，对于多个阈值电压分布的状态各自关联具有特定的数据模式(位排列)的数据。
[0105]
读出电压被分别设定在相邻的状态之间。具体而言，在“q0”和“q1”的状态之间设定读出电压r1。在“q1”和“q2”的状态之间设定读出电压r2。在“q2”和“q3”状态之间设定读出电压r3。在“q3”和“q4”状态之间设定读出电压r4。在“q4”和“q5”的状态之间设定读出电压r5。在“q5”和“q6”的状态之间设定读出电压r6。在“q6”和“q7”的状态之间设定读出电压r7。在“q7”和“q8”的状态之间设定读出电压r8。在“q8”和“q9”的状态之间设定读出电压r9。
在“q9”和“q10”的状态之间设定读出电压r10。在“q10”和“q11”的状态之间设定读出电压r11。在“q11”和“q12”的状态之间设定读出电压r12。在“q12”和“q13”的状态之间设定读出电压r13。在“q13”和“q14”的状态之间设定读出电压r14。在“q14”和“q15”的状态之间设定读出电压r15。
[0106]
在存储单元mt的阈值电压比所施加的读出电压高的情况下，存储单元t截止(off)。在存储单元mt的阈值电压为所施加的读出电压以下的情况下，存储单元mt导通(on)。这样，通过与读出电压的施加相应的存储单元mt的导通或者截止，能够判定存储单元的阈值电压相对于所施加的读出电压的大小关系。
[0107]
由低位位构成的1页数据(低位页数据)通过使用了读出电压r8的1次阈值电压的判定(存储单元的导通/截止的判定)来进行确定。也即是，通过读出电压r1～读出电压r15中的一个读出电压来确定低位页数据。低位页数据的读出中的读出电压的施加次数为1次。
[0108]
由中位位构成的1页数据(中位页数据)通过使用了两个读出电压r4、r12的2次阈值电压的判定来进行确定。也即是，通过读出电压r1～读出电压r15中的两个读出电压来确定中位页数据。中位页数据的读出中的读出电压的施加次数为2次。
[0109]
由高位位构成的1页数据(高位页数据)通过使用了4个读出电压r2、r6、r10、r14的4次阈值电压的判定来进行确定。也即是，通过读出电压r1～读出电压r15中的4个读出电压来确定高位页数据。高位页数据的读出中的读出电压的施加次数为4次。
[0110]
由最高位位构成的1页数据(最高位页数据)通过使用了8个读出电压r1、r3、r5、r7、r9、r11、r13、r15的8次阈值电压的判定来进行确定。也即是，通过读出电压r1～读出电压r15中的8个读出电压来确定最高位页数据。最高位页数据的读出中的读出电压的施加次数为8次。
[0111]
在以下中，低位页数据的读出动作被称为“低位读出”。中位页数据的读出动作被称为“中位读出”。高位页数据的读出动作被称为“高位读出”。最高位页数据的读出动作被称为“最高位读出”。
[0112]
以上说明的数据分配的低位/中位/高位/最高位读出中的读出电压的施加次数分别为1次/2次/4次/8次，因此，例如被称为“1－2－4－8”编码。
[0113]
存储单元mt存储4位数据的情况下的数据分配也可以是其他分配。另外，各存储单元mt也可以存储5位以上的数据。
[0114]
此外，存储单元mt的构造不限定为图4的构造。例如，存储单元mt也可以是具有浮置栅电极的叠置栅极构造的存储单元。
[0115]
在nand闪速存储器100的动作时序中，在对于包括数据的写入对象的选择地址的块blk的擦除时序之后执行对于选择地址的写入时序这一周期被作为一个周期(以下被称为p/e周期)来进行处理。在擦除时序中，为了使存储单元mt内的电荷消失，具有比较大的电压值的擦除电压被施加于存储单元mt。在写入时序中，为了向存储单元mt内注入电荷，具有比较大的电压值的编程电压被施加于存储单元mt。
[0116]
如图4中示意地所示那样，在nand闪速存储器100的存储单元mt中反复执行了对于存储单元mt的数据写入和数据擦除的情况下，会因由被施加于了存储单元mt的大电压导致的重压(stress，负担)而在存储单元mt内产生缺陷999。例如，缺陷999形成在栅极绝缘膜421的内部、电荷蓄积层422的内部以及阻挡绝缘膜423的内部等。该缺陷999成为存储单元
mt的特性劣化的原因。随着p/e周期的次数增加，存储单元mt的特性劣化变得显著。
[0117]
存储单元mt内的缺陷999能够通过某条件的退火处理(加热处理)来除去。作为其结果，存储单元mt的特性能够恢复。
[0118]
在本实施方式中，通过以下的结构和处理，存储单元mt的劣化被恢复。
[0119]
由此，根据本实施方式，一度被判定为无法利用的nand闪速存储器100能被再次利用。
[0120]
(2)用于恢复处理的结构和处理
[0121]
(2－1)模块构造
[0122]
参照图6～图8对本实施方式的存储系统1的模块构造进行说明。
[0123]
图6是表示本实施方式的存储系统1的模块构造的一个例子的示意图。
[0124]
如图6所示，本实施方式的存储系统1包括多个封装器件p1、p2、p3。多个封装器件p1、p2、p3设置在模块基板sub1上。
[0125]
封装器件p1是nand闪速存储器100的半导体封装。在以下中，封装器件p1也被称为存储器封装p1。例如，存储器封装p1将构成nand闪速存储器100的多个半导体芯片(未图示)包含在某构造的封装基板(未图示)上。
[0126]
封装器件p2是存储控制器200的半导体封装。在以下中，封装器件p2也被称为控制器封装p2。
[0127]
封装器件p3例如为电源系统ic的半导体封装。在以下中，封装器件p3也被称为电源系统ic封装p3。电源系统ic封装p3向存储器封装p1和控制器封装p2供给各种电压。例如，电源系统ic封装包括稳压器电路、直流－交流变换电路以及保护电路等。
[0128]
存储器封装p1经由设置在模块基板sub1的表面上或者模块基板sub1的内部的布线(未图示)而电连接于控制器封装p2、电源系统ic封装p3以及电子部件(未图示)等。
[0129]
在本实施方式中，nand闪速存储器100的存储器封装p1构成为能够相对于模块基板sub1进行拆装。存储器封装p1经由模块基板sub1上的连接器80而连接于模块基板sub1。
[0130]
图7是表示本实施方式的存储系统1中的存储器封装p1和连接器80的构成例的示意性的俯瞰图。
[0131]
例如，存储器封装p1具有bga结构(ball grid array，球栅阵列)。存储器封装p1在封装基板(未图示)的底部具有多个端子(例如焊料球)sb。
[0132]
但是，存储器封装p1只要是能够相对于模块基板sub1进行拆装的构成，则也可以具有如pga(pin grid array，针栅阵列)构造那样的bga结构以外的封装构造。
[0133]
在模块基板sub1中设置有插座800来作为连接器80。插座800具有多个连接部801和多个端子802。
[0134]
各连接部801设置在插座800的上面侧。端子802设置在插座800的下面侧。各端子802经由插座800内的布线而电连接于多个连接部801中的所对应的一个。各连接部801经由所对应的端子802而连接于模块基板sub1的布线或者端子。例如，端子802为管脚或者读取部。
[0135]
存储器封装p1的多个端子sb分别连接于多个连接部801中的所对应的一个。
[0136]
存储器封装p1在对于插座800的连接状态时，例如通过如顶盖或者板件那样的固定部(未图示)而固定于插座800。
[0137]
由此，存储器封装p1通过插座800以能够相对于模块基板sub1进行拆装的方式搭载(安装)在模块基板sub1上。
[0138]
在存储系统1的出货时和使用时，存储器封装p1连接于模块基板sub1的插座800。
[0139]
在对于nand闪速存储器100的恢复处理时，存储器封装p1被从模块基板sub1的插座800取下。对于被取下了的存储器封装p1实施用于恢复处理的退火处理。
[0140]
退火处理后的存储器封装p1被再次连接于插座800。
[0141]
由此，存储系统1内的多个封装器件p1、p2、p3中的存储器封装p1被选择性地进行退火处理。避免存储系统1内的存储器封装p1以外的封装器件p1、p2暴露在退火处理的高温条件下。
[0142]
图8示出与图6不同的结构的模块构造的一个例子。
[0143]
模块基板sub2也可以具有能够分离的多个部分81a、81b。在此，部分81a、81b被称为基板部81a、81b。各基板部81a、81b具有连接器82a、82b。多个基板部81a、81b经由连接器82a、82b而电连接。经由连接器82a、82b而在基板部81a与基板部81b之间传送信号和电压。由此，nand闪速存储器100能够经由连接器82a、82b与存储控制器200进行通信。另外，电源系统ic封装p3经由连接器82a、82b而向nand闪速存储器100供给各种电压(例如电源电压和接地电压)。
[0144]
例如，控制器封装p2和电源系统ic封装p3设置在模块基板sub2的基板部81a上。
[0145]
存储器封装p1设置在模块基板sub2的基板部81b上。
[0146]
存储系统1在存储器封装p1和控制器封装p2的基础上包括电容器等的多个电子部件85、85x。
[0147]
例如，多个电子部件中的优选设置在存储器封装p1的附近的电子部件85设置在模块基板sub2的基板部81b上。设置在基板部81b上的电子部件85优选具有能够耐受退火处理的耐热性。电子部件85的耐热性比控制器封装p2(存储控制器200)的耐热性以及(或者)电源系统ic封装(电源系统ic)p3的耐热性高。
[0148]
例如，电子部件85x设置在基板部81a上。电子部件85x的功能(种类)与电子部件85的功能(种类)相同。电子部件85的耐热性比电子部件85x的耐热性高。
[0149]
在使用存储系统1时，基板部81b经由连接器82a、82b而连接于基板部81a。
[0150]
在对存储器封装p1执行nand闪速存储器100的恢复处理的情况下，基板部81b被从基板部81a分离。
[0151]
对搭载有封装器件p1的状态的基板部81b整体实施用于恢复处理的退火处理。
[0152]
这样，通过具有设置了存储器封装p1的部分81b能够相对于模块基板sub2进行拆装的结构，能够比较简单地避免如控制器封装p2那样的存储器封装p1以外的器件在退火处理时暴露在高温条件下。
[0153]
(2－2)恢复处理装置
[0154]
参照图9说明用于对于本实施方式的存储系统1的恢复处理的装置。
[0155]
图9是表示用于执行nand闪速存储器100的恢复处理的恢复处理装置9的构成例的图。
[0156]
图9的恢复处理装置9对于nand闪速存储器100执行用于恢复处理的各种动作、处理以及控制。
[0157]
例如，恢复处理装置9包括拆装处理部90、动作执行部91、退火处理部92、测试部93、判定部94、存储部98以及控制部99等。
[0158]
拆装处理部90将nand闪速存储器100(存储器封装p1)从模块基板sub(sub1、sub2)取下。拆装处理部90将存储器封装p1安装于模块基板sub。拆装处理部90包括用于在恢复处理装置9内保持nand闪速存储器100的台(未图示)。拆装处理部90例如具有用于拆装存储器封装p1的机械部(例如操纵装置和终端执行器)。
[0159]
动作执行部91对保持在恢复处理装置9内的nand闪速存储器100执行写入时序、擦除时序以及读出时序等的nand闪速存储器100的各种动作。
[0160]
动作执行部91通过读出时序从nand闪速存储器100读出各种信息和数据，将所读出的信息保存于存储部98。动作执行部91通过擦除时序擦除nand闪速存储器100内的数据。动作执行部91通过写入时序向nand闪速存储器100写入存储部98内的信息和数据。
[0161]
例如，动作执行部91从rom块blk读出rom信息inf。在本实施方式中，rom信息inf在设定信息和管理信息的基础上还包括与nand闪速存储器100的退火处理有关的信息an等。在以下中，与退火处理有关的信息an被称为退火处理信息an。
[0162]
退火处理信息an包括与处理对象的nand闪速存储器100的退火处理有关的历史记录信息。退火处理信息an包括过去对处理对象的nand闪速存储器100执行了的退火处理的次数。退火处理信息an也可以包括与退火处理的温度和时间有关的信息。在以下中，所被执行了的退火处理的次数也被称为累计退火数。
[0163]
设定信息包括为了使nand闪速存储器100的芯片进行动作而使用的参数等。例如，设定信息包括如编程电压的参数、读出电压的参数以及擦除电压的参数那样的与在各动作时序中使用的电压值和各种控制有关的多个参数。管理信息例如包括不良字线的地址、不良块的地址、冗余信息等。设定信息和管理信息在晶片筛选时被写入到nand闪速存储器100的各芯片的一个以上的rom块blk中。
[0164]
退火处理部92对于nand闪速存储器100执行所希望的条件的退火处理。例如，退火处理的温度被设定为120℃～280℃的范围内的任一温度。例如，退火处理的时间被设定为1小时～3日(72小时)的范围内的任一时间。此外，退火处理的温度和时间不限定于上述值，可以根据nand闪速存储器100的种类、特性以及构成nand闪速存储器100的材料来适当地进行变更。
[0165]
测试部93能够对于nand闪速存储器100执行各种测试处理。例如，测试部93能够得到基于对多个存储单元mt的某数据的写入结果和读出结果的、多个存储单元mt的阈值电压的分布的大小来作为测试结果。
[0166]
判定部94执行与nand闪速存储器100的恢复处理有关的各种判定处理。例如，判定部94判定有无执行退火处理。
[0167]
存储部98存储从nand闪速存储器100读出的rom信息和数据。存储部98能够存储与恢复处理有关的各种信息和在恢复处理装置9内的各部90、91、92、93、94、99中使用的各种信息。例如，存储部98能够保持用于nand闪速存储器100的恢复处理的程序。
[0168]
控制部99对恢复处理装置9的各部90、91、92、93、94的动作和处理进行控制。例如，控制部99使用存储部98内的信息、数据以及程序来进行各种控制。
[0169]
恢复处理装置9的上述的各构成部90、91、92、93、94、98、99分别通过软件(程序)、
硬件(电路和机理)以及软件与硬件的组合来实现。
[0170]
(3)处理例
[0171]
参照图10和图11对本实施方式的存储系统1的处理例进行说明。
[0172]
图10是用于对本实施方式的存储系统1的恢复处理的一个例子进行说明的流程图。
[0173]
＜s0＞
[0174]
在本实施方式的存储系统1中，通过存储控制器200(或者主机设备5)判定nand闪速存储器100是否达到了使用限度。
[0175]
例如，存储控制器200基于nand闪速存储器100的总写入数据量等的与存储系统1的使用状况有关的信息，判定是否达到了nand闪速存储器100的使用限度。
[0176]
在nand闪速存储器100未达到使用限度的情况下(s0：否)，处理流程结束。
[0177]
＜s1＞
[0178]
在nand闪速存储器100达到使用限度的情况下(s0：是)，开始nand闪速存储器100的恢复处理。
[0179]
＜s2＞
[0180]
nand闪速存储器100被搭载于恢复处理装置9。
[0181]
例如在恢复处理装置9中，控制部99通过拆装处理部90将nand闪速存储器100从存储系统1的模块基板sub取下。控制部99通过拆装处理部90将nand闪速存储器100配置在恢复处理装置9的台上。
[0182]
＜s3＞
[0183]
确认nand闪速存储器100的累计退火数。
[0184]
例如在恢复处理装置9中，控制部99对动作执行部91指示退火处理信息an的读出。
[0185]
动作执行部91对nand闪速存储器100的rom块blk进行访问，从rom块blk读出退火处理信息an。所读出的退火处理信息an例如被保存于存储部98。
[0186]
控制部99确认存储部98内的退火处理信息an的累计退火数。
[0187]
＜s4＞
[0188]
控制部99通过判定部94判定所读出的累计退火数是否小于nand闪速存储器100的累计退火数的上限值。
[0189]
＜s5＞
[0190]
在判定部94判定为nand闪速存储器100的累计退火数为上限值的情况下(s4：否)，控制部99识别为该nand闪速存储器100无法恢复。
[0191]
基于其结果，控制部99不执行后述的退火处理而将判定为无法恢复的nand闪速存储器100废弃。在该情况下，nand闪速存储器100的恢复处理结束。
[0192]
＜s6＞
[0193]
在判定部94判定为nand闪速存储器100的累计退火数小于上限值的情况下(s4：是)，控制部99识别为该nand闪速存储器100能够恢复。
[0194]
由此，控制部99对nand闪速存储器100的劣化状态进行确认。
[0195]
例如，控制部99从nand闪速存储器100读出各种信息，对nand闪速存储器100执行各种动作。例如，控制部99从自nand闪速存储器100读出的信息取得nand闪速存储器100的
总写入数据量。或者，控制部99基于由动作执行部91进行的数据的写入和读出，计算nand闪速存储器100中的数据的位错误率。
[0196]
作为用于确认nand闪速存储器100的劣化状态的某一个例子，控制部99能够基于从对于nand闪速存储器100的写入时序和读出时序取得的存储单元的阈值电压分布的分布宽度，确认nand闪速存储器100的劣化状态。
[0197]
在该情况下，控制部99通过写入时序向nand闪速存储器100写入某模式的数据。控制部99在从数据的写入起经过某期间t1之后，通过读出时序从nand闪速存储器100读出在nand闪速存储器100所写入了的某模式的数据。
[0198]
控制部99基于从nand闪速存储器100读出的数据，计算某模式的数据下的阈值电压分布的分布宽度。控制部99在分布宽度比判定基准大的情况下，判定为闪速存储器100的特性劣化(nand闪速存储器100无法使用)。例如，所计算出的某模式的数据下的阈值电压分布的分布宽度被保存于存储部98。
[0199]
这样，控制部99能够基于所计算出的阈值电压分布的宽度，推定nand闪速存储器100的劣化程度。
[0200]
此外，对于用于推定劣化程度的阈值电压分布的分布宽度的计算，既可以对与存储单元mt能够存储的数据的模式相应的全部阈值电压分布执行该计算，也可以仅对特定的一个阈值电压分布执行该运算，或者还可以对特定的多个阈值电压分布执行该运算。
[0201]
例如，对于阈值电压分布的分布宽度，能够使用周知的读出动作、硬位判定以及软位判定等，通过由相邻的两个读出电压设定的某电压范围内的存储单元mt的阈值电压的甄别(screening)来进行计算以及推定。
[0202]
通过这些处理，能够相对地求出存储单元mt的各膜421、422、423的劣化程度。基于其结果，控制部99计算存储单元mt的劣化量。
[0203]
＜s7＞
[0204]
控制部99通过判定部94，基于与所取得的nand闪速存储器100的劣化状态有关的信息，判定存储单元mt的劣化是否为基准值以上。
[0205]
＜s8＞
[0206]
在判定部94判定为存储单元mt的劣化小于基准值的情况下(s7：否)，控制部99识别为能够不进行后述的退火处理而再利用nand闪速存储器100。
[0207]
在该情况下，控制部99不进行退火处理而通过拆装处理部90将nand闪速存储器100再次安装于存储系统1的模块基板sub。
[0208]
＜s9＞
[0209]
在判定部94判定为存储单元mt的劣化为基准值以上的情况下(s7：是)，控制部99使nand闪速存储器100内的各种信息和数据向nand闪速存储器100的外部进行退避。
[0210]
例如，根据来自控制部99的指示，动作执行部91对nand闪速存储器100的rom块blk进行访问，读出包括设定信息、管理信息以及退火处理信息an的rom信息inf。
[0211]
动作执行部91将所读出的各种信息an、inf保存于存储部98。此时，动作执行部91(或者控制部99)也可以将通过s6得到的与nand闪速存储器100的劣化状态有关的信息与各种信息an、inf一起保存于存储部98。
[0212]
此外，动作执行部91也可以与各种信息an、inf一起从nand闪速存储器100的多个
块blk读出用户数据，并保存于存储部98。
[0213]
＜s10＞
[0214]
控制部99在信息an、inf以及数据的退避之后，擦除nand闪速存储器100的全部存储单元mt的数据。动作执行部91根据来自控制部99的指示，对nand闪速存储器100的包括rom块的全部块blk执行擦除时序。由此，nand闪速存储器100内的全部存储单元mt的数据被擦除。
[0215]
＜s11＞
[0216]
控制部99通过退火处理部92执行用于恢复存储单元mt的劣化(特性)的退火处理。
[0217]
退火处理部92根据来自控制部99的指示，对恢复处理的对象的nand闪速存储器100实施预定的加热条件的退火处理。此时，存储控制器200等的其他封装器件p2、p3被从nand闪速存储器100分离，并被配置在恢复处理装置9的外部。因而，存储系统1的存储控制器200和电源系统ic不被进行退火。
[0218]
例如，退火处理的温度被设定为120℃～280℃的范围内的任一温度。例如，退火处理的时间被设定为1小时～3日(72小时)的范围内的任一时间。退火处理的时间根据在退火处理中使用的温度来设定。例如，在退火处理的温度为250℃的情况下，退火处理的时间被设定为2小时～3小时的范围的某时间。在退火处理的温度为125℃的情况下，退火处理的时间被设定为1天～2天的范围的某时间。
[0219]
此外，对于存储单元mt的劣化恢复，能够通过对数据的擦除状态的存储单元mt进行退火处理来进行优质化以及高效化。但是，也可以不执行存储单元mt的数据的擦除(s10)，而对包括数据的编程状态的存储单元mt的nand闪速存储器100执行退火处理。
[0220]
＜s12＞
[0221]
控制部99通过测试部93执行对于被进行了退火处理的nand闪速存储器100的测试处理。
[0222]
根据控制部99的指示，动作执行部91将测试数据写入到nand闪速存储器100的特定地址。动作执行部91在经过某期间t1之后，从nand闪速存储器100读取被进行了写入的测试数据。
[0223]
测试部93基于测试数据的读出结果，调查多个存储单元mt的阈值分布。
[0224]
图11是用于对存储单元mt的阈值电压分布与存储单元mt的状态的关系进行说明的图。
[0225]
图11的横轴表示存储单元的阈值电压的电压值。图11的纵轴表示存储单元数。在图11中，分别示出了从某数据的写入起经过某期间(t1)后的、存储系统1的开始使用时(新出货时)的存储单元mt中的某数据的阈值电压分布d1、劣化状态的存储单元mt中的某数据的阈值电压分布d2、以及恢复处理(退火处理)后的存储单元mt中的某数据的阈值电压分布d3。
[0226]
如图11所示，与从开始使用时的多个存储单元mt得到的某数据有关的阈值电压分布d1在经过期间t1之后具有分布宽度w1。例如，恢复处理装置9存储与各数据保持状态有关的阈值电压分布d1的分布宽度w1来作为基准值的数据。
[0227]
当因存储系统1的使用而p/e周期数增加时，如上述的图4那样，由于膜421、422、423内产生缺陷999，存储单元mt的特性会劣化。在从向劣化状态的存储单元mt写入某数据
起经过了期间t1的情况下，阈值电压分布d2具有分布宽度w2。分布宽度w2比分布宽度w1大2
×
δv1。例如，值δv1是关于阈值电压分布d1的中心轴而阈值电压分布d1的一方的下摆端处的电压值与阈值电压分布d2的一方的下摆端处的电压值之间的差分值。
[0228]
例如，某阈值分布的分布宽度相对于开始使用时的存储单元mt的阈值电压分布d1的分布宽度w1的差分量被作为存储单元mt的劣化量来加以处理。在该情况下，形成阈值电压分布d2的存储单元mt的劣化量成为2
×
δv1。
[0229]
例如，控制部99能够通过s6的处理，基于成为基准值的阈值电压分布的分布宽度(例如分布宽度w1)，计算劣化状态的存储单元mt的劣化量(2
×
δv1)。
[0230]
在对s11的退火处理后的多个存储单元mt写入了某数据的情况下，退火处理后的存储单元mt的阈值电压分布d3具有分布宽度w3。分布宽度w3比分布宽度w2小。例如，分布宽度w3比分布宽度w1大2
×
δv2。从阈值电压分布d3得到的退火处理后的存储单元的劣化量为2
×
δv2。例如，值δv2是关于阈值电压分布d1的中心轴而阈值电压分布d1的一方的下摆端的电压值与阈值电压分布d3的一方的下摆端的电压值之间的差分值。
[0231]
这样，退火处理后的存储单元mt的劣化量(2
×
δv2)变为比劣化状态的存储单元mt的劣化量(2
×
δv1)小。
[0232]
因此，示出存储单元mt的特性通过预定条件的退火处理而被恢复。
[0233]
＜s13＞
[0234]
控制部99通过判定部94判定测试处理的结果(劣化量)是否满足容许值。由此，控制部99确认存储单元mt的特性是否通过退火处理而被恢复。
[0235]
在判定部94判定为测试处理的结果不满足容许值的情况下(s13：否)，控制部99执行s10～s12的处理。在判定为通过测试处理未恢复存储单元mt的特性的情况下，对nand闪速存储器100再次执行相同或者不同的加热条件的退火处理。
[0236]
此外，测试部93和判定部94也可以为了对测试处理中的nand闪速存储器100的特性恢复进行确认，判定从测试数据的读出结果得到的阈值电压分布的分布宽度是否比在s6中得到的阈值电压分布的分布宽度小。
[0237]
在该情况下，在s12中，测试部93将退火处理后的存储单元mt的劣化量(2
×
δv2)与劣化状态的存储单元mt的劣化量(2
×
δv1)进行比较。测试部93既可以将分布宽度w3与分布宽度w2进行比较，也可以将劣化量(δv2)与劣化量(δv1)进行比较。
[0238]
在s13中，判定部94在劣化量(2
×
δv2)比劣化量(2
×
δv1)小的情况下(或者在分布宽度w3比分布宽度w2小的情况下)，判定为通过退火处理恢复了nand闪速存储器100的特性。
[0239]
测试部93和判定部94也可以将劣化量(2
×
δv2)与某值进行比较，判定nand闪速存储器100的特性是否已恢复。在劣化量(2
×
δv2)小于某值的情况下，判定为nand闪速存储器100的特性已恢复。
[0240]
某值优选基于劣化量(2
×
δv1)或者分布宽度w1、w2来进行计算以及设定。
[0241]
＜s14＞
[0242]
在判定部94判定为测试处理的结果满足容许值的情况下(s13：是)，控制部99将保存于存储部98的各种信息和数据写入到nand闪速存储器100。动作执行部91根据控制部99的指示，将存储部98内的rom信息inf写入到预定的rom块blk。
[0243]
此时，控制部99对退火处理信息an的累计退火数进行更新。动作执行部91将包括被进行了更新的退火处理信息an的rom信息inf写入到一个以上的rom块blk中。
[0244]
另外，控制部99也可以为了对nand闪速存储器100的功能进行变更而对设定信息的参数进行更新。例如，控制部99为了对一个存储单元mt能够存储的位数进行变更而改变参数。在退火处理前的存储单元mt为qlc的情况下，控制部99对rom信息inf的参数进行改写，使得退火处理后的存储单元成为tlc。由此，退火处理后的存储单元mt能够存储的位数被设为比退火处理前的存储单元mt能够存储的位数小。
[0245]
这样，设定信息和退火处理信息an等的rom信息inf能够被适当地进行变更，并被写回到退火处理后的nand闪速存储器100。
[0246]
＜s15＞
[0247]
控制部99通过拆装处理部90从恢复处理装置9取下nand闪速存储器100。控制部99通过拆装处理部90将nand闪速存储器100搭载于存储系统1。例如，拆装处理部90将nand闪速存储器100安装于存储系统1的模块基板sub。
[0248]
此外，在上述的s8中判定为不进行退火处理而再利用的nand闪速存储器100通过拆装处理部90而被搭载于存储系统1。
[0249]
＜s16＞
[0250]
控制部99在对存储系统1搭载nand闪速存储器100之后，结束nand闪速存储器100的恢复处理。
[0251]
通过以上的处理流程，本实施方式的存储系统1的恢复处理完成。
[0252]
(4)总结
[0253]
nand闪速存储器利用由施加比较大的电压引起的电荷的隧道现象来执行对于存储单元的数据的写入和擦除。
[0254]
因而，因由电压的施加和电荷的隧穿导致的重压，会在构成存储单元的部件内产生缺陷。缺陷成为电子的陷阱(trap)或者诱捕(detrapped)的原因。
[0255]
随着数据的写入和擦除的周期数(p/e周期数)增加，存储单元内的缺陷会增加。作为其结果，存储单元的特性劣化变得显著。在存储单元的特性劣化超过了用于使用nand闪速存储器的容许范围的情况下，nand闪速存储器成为无法执行通常的动作，包括该nand闪速存储器的存储系统变得无法使用。
[0256]
在一般的存储系统中，不只是变为了无法执行动作的nand闪速存储器，也包括能够继续使用的存储控制器和电子部件的存储系统整体被更换为新的存储系统。
[0257]
本实施方式的存储系统1构成为能够相对于存储系统1拆装nand闪速存储器100。
[0258]
在本实施方式中，在nand闪速存储器100的特性劣化了的情况下，执行对于能够拆装的nand闪速存储器100的退火处理。由此，根据本实施方式，nand闪速存储器100的特性被恢复。
[0259]
因此，本实施方式的存储系统1能够提供包括进行了再利用的nand闪速存储器100的存储系统。
[0260]
近年来，为了实现如降低与制造有关的二氧化碳排放那样的可持续的社会，社会上要求了各种各样的贡献。在那样的状况中，如nand闪速存储器那样的半导体器件的制造会消耗许多的电力和资源。另外，半导体设备的制造会排放二氧化碳，会对自然环境产生负
荷。
[0261]
本实施方式的存储系统1通过由退火处理进行的存储单元mt的特性恢复，使nand闪速存储器100的再利用成为可能。由此，本实施方式的存储系统1能够降低用于制造nand闪速存储器100等的新的半导体芯片的资源的消耗和二氧化碳的排放。
[0262]
这样，根据本实施方式，能够提供环境负荷小的存储系统。
[0263]
如上所述，本实施方式的存储系统1能够降低成本。
[0264]
(5)应用例
[0265]
参照图12对本实施方式的存储系统1的应用例进行说明。
[0266]
图12是用于对本实施方式的存储系统1的应用例进行说明的示意图。
[0267]
本实施方式的存储系统1通过订购而被提供给市场和用户。
[0268]
信息处理系统900包括本实施方式的存储系统1和主机设备5。信息处理系统900是数据中心、服务器、产业设备、个人计算机、家电产品以及游戏设备等。
[0269]
信息处理系统900的用户为了使用包括如ssd那样的nand闪速存储器100的存储系统1，对提供存储系统1的储存提供系统990定期地(或者暂时性地)支付使用费901。
[0270]
储存提供系统990领受来自用户的使用费901。储存提供系统990根据所领受到的使用费901，对用户提供本实施方式的存储系统1。
[0271]
储存提供系统990也可以根据来自用户的请求，在提供存储系统1之前将预定数据902写入到存储系统1。由此，在存储系统1存储了预定的数据902的状态下，存储系统1被提供给用户。
[0272]
例如，由储存提供系统990预先写入到存储系统1的数据902为从影像数据、图像数据、文章数据、声音数据以及软件(应用)等选择的一个以上的数据。
[0273]
储存提供系统990基于来自用户的请求、从存储系统1的提供日起的经过日数等，对存储系统1进行回收。
[0274]
储存提供系统990对于存储系统1执行上述的图10的处理流程。储存提供系统990使用恢复处理装置9，对所回收到的存储系统1的nand闪速存储器100适当地执行用于恢复存储单元mt的退火处理。
[0275]
储存提供系统990将进行了退火处理后的nand闪速存储器100再利用于存储系统1。
[0276]
储存提供系统990向用户提供包括被再利用了的nand闪速存储器100的存储系统1。
[0277]
用户将所被提供的存储系统1连接于主机设备5。由此，用户使用包括本实施方式的存储系统1的信息处理系统900。
[0278]
此外，也可以在对存储系统1的回收来源的用户提供包括被再利用了的nand闪速存储器100的存储系统1的情况下，对签订了订购合同的用户提供与回收时的存储系统1不同的存储系统1。
[0279]
这样，本实施方式的存储系统1能够以环境负荷小的消耗周期来应用于市场。
[0280]
(6)其他
[0281]
在本实施方式的存储系统1中，例示了nand闪速存储器来作为在存储系统1中所使用的存储器件。但是，在本实施方式的存储系统1中所使用的存储器件只要能够通过退火处
理恢复存储器件的特性、且能够进行存储器件的再利用，则也可以是nand闪速存储器以外的存储器件。例如，存储器件也可以为nor闪速存储器。
[0282]
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

技术特征：
1.一种存储系统，具备：基板；存储控制器，其设置在所述基板上；连接器，其设置在所述基板上；以及存储器件，其构成为经由所述连接器而与所述存储控制器进行通信，能够相对于所述连接器进行拆装。2.根据权利要求1所述的存储系统，所述存储器件为nand闪速存储器。3.根据权利要求1或者2所述的存储系统，所述存储器件具有球栅阵列结构即bga结构，所述连接器包括插座，所述插座构成为能够相对于所述bga结构进行拆装、且与所述bga结构电连接。4.一种存储系统，具备：基板，其包括第1部分和第2部分，所述第1部分包括第1连接器，所述第2部分包括构成为能够相对于所述第1连接器进行拆装的第2连接器；存储控制器，其设置在所述第1部分上；以及存储器件，其设置在所述第2部分上，经由所述第1连接器以及所述第2连接器而与所述存储控制器进行通信。5.根据权利要求4所述的存储系统，所述存储器件为nand闪速存储器。6.根据权利要求4或者5所述的存储系统，还具备设置在所述第2部分上的电子部件，所述电子部件的耐热性比所述存储控制器的耐热性高。7.一种存储系统的处理方法，包括：从存储系统的基板的连接器取下存储器件；从所述存储器件读出第1信息；对所述存储器件进行退火处理；对所述存储器件写入所述第1信息；以及将所述存储器件安装于所述连接器。8.根据权利要求7所述的存储系统的处理方法，所述存储器件为nand闪速存储器。9.根据权利要求7所述的存储系统的处理方法，所述第1信息包括所述存储器件的设定信息和与所述退火处理有关的信息。10.根据权利要求7所述的存储系统的处理方法，与所述退火处理有关的信息包括所述退火处理的执行次数。11.根据权利要求7所述的存储系统的处理方法，所述退火处理的温度为125℃以上且250℃以下，所述退火处理的时间为1小时以上且3天以下。12.根据权利要求7～11中任一项所述的存储系统的处理方法，还包括：
在所述退火处理之后，将所述存储器件的存储单元能够存储的位数从k改变为k－1以下，在此，k为2以上的自然数。13.根据权利要求7～11中任一项所述的存储系统的处理方法，还包括：在所述退火处理之后，对所述存储器件写入用户数据；和在将所述存储器件安装到了所述连接器之后，对信息通信系统提供所述存储系统。14.根据权利要求7～11中任一项所述的存储系统的处理方法，所述退火处理之后的所述存储器件的与第1数据有关的阈值电压分布的第1分布宽度比所述退火处理之前的所述存储器件的与所述第1数据有关的阈值电压分布的第2分布宽度小。

技术总结
提供能够降低成本的存储系统以及存储系统的处理方法。实施方式的存储系统(1)包括基板(Sub1)、设置在基板(Sub1)上的存储控制器(P2)、设置在基板(Sub1)上的连接器(80)以及构成为能够相对于连接器80进行拆装的存储器件(P1)。(P1)。(P1)。


技术研发人员：佐贯朋也 田中瞳 人见达郎 吉水康人 三浦正幸 大场义洋
受保护的技术使用者：铠侠股份有限公司
技术研发日：2022.07.06
技术公布日：2023/9/13