预制阵列基板、显示面板及其制作方法、显示装置与流程

1.本技术涉及显示技术领域，尤其涉及一种预制阵列基板、显示面板及其制作方法、显示装置。


背景技术：

2.阵列基板在手机、平板电脑上已获得广泛应用。阵列基板制造过程复杂，阵列基板制造过程中的易受静电击伤(esd)的影响，增强阵列基板抗静电击伤能力对于提升阵列基板良率及降低阵列基板制造成本意义重大。


技术实现要素：

3.本技术实施例提供一种预制阵列基板、显示面板及其制作方法、显示装置，能够有效增强阵列基板的抗静电能力，提升阵列基板的良率。
4.本技术第一方面的实施例提供了一种预制阵列基板，包括预制区、第一区以及像素驱动电路，预制区围绕至少部分第一区设置，像素驱动电路位于第一区。预制阵列基板包括：第一静电防护组件，设置于预制区，第一静电防护组件包括第一静电防护电路、连接件以及虚拟像素电路，第一静电防护电路和虚拟像素电路通过连接件相连接，第一静电防护电路沿预制区的周向分布。
5.根据本技术第一方面的实施方式，虚拟像素电路包括相互绝缘设置的多层功能层，连接件与多层功能层中的至少一者同层设置。
6.根据本技术第一方面的实施方式，多层功能层包括有源层和两层以上的金属层，连接件与有源层和两层以上的金属层中的至少一者同层设置。
7.根据本技术第一方面的实施方式，第一静电防护电路与多层功能层中的至少一者同层设置。
8.根据本技术第一方面的实施方式，连接件包括第一部和连接部，第一静电防护电路、虚拟像素电路以及第一部通过连接部相连接，和/或，第一静电防护电路与第一部通过连接部相连接，和/或，虚拟像素电路与第一部通过连接部相连接。其中，第一部沿第一方向的尺寸大于连接部沿第一方向的尺寸，第一方向与连接部和第一部并排设置方向相交。
9.根据本技术第一方面的实施方式，第一部的电阻值大于所述第一静电防护电路的电阻值。
10.根据本技术第一方面的实施方式，预制区包括角区，虚拟像素电路至少位于角区。
11.根据本技术第一方面的实施方式，预制区还包括平直区，平直区与角区围合形成预制区，虚拟像素电路至少位于平直区。
12.根据本技术第一方面的实施方式，虚拟像素电路位于第一静电防护电路朝向第一区的一侧。
13.根据本技术第一方面的实施方式，还包括第二区和第二静电防护电路，第二区位于预制区和第一区之间，第二静电防护电路位于第二区，第二静电防护电路与第一静电防
护电路电连接，和/或，第二静电防护电路与虚拟像素电路电连接。
14.根据本技术第一方面的实施方式，虚拟像素电路包括多个虚拟电路部，像素驱动电路包括多个像素驱动电路部，沿第二方向上像素驱动电路部的尺寸大于至少部分的虚拟电路部的尺寸。和/或，相同面积内像素驱动电路部的分布密度小于至少部分的虚拟电路部的分布密度，第二方向与预制阵列基板的厚度方向相交。
15.根据本技术第一方面的实施方式，虚拟电路部包括第一源/漏极、第一导电连接部、有源层以及第一栅极，第一源/漏极通过第一导电连接部与有源层电连接，各虚拟电路部的第一导电连接部在预制阵列基板上的正投影与各虚拟电路部的第一栅极在预制阵列基板上的正投影沿第二方向上为第一间距。像素驱动电路部包括第二源/漏极、第二导电连接部、有源层以及第二栅极，第二源/漏极通过第二导电连接部与有源层电连接，各像素驱动电路部的第二导电连接部在预制阵列基板上的正投影与各像素驱动电路部的第二栅极在预制阵列板上的正投影沿第二方向上为第二间距，第一间距小于或等于第二间距。
16.本技术第二方面的实施例还提供了一种显示面板，包括如前述的预制阵列基板。非显示区在预制阵列基板上的正投影覆盖预制区。
17.本技术第三方面的实施例还提供了一种显示面板的制作方法，包括：提供阵列母基板，阵列母基板包括至少一个预制阵列基板，预制阵列基板包括预制区、第一区以及像素驱动电路，预制区围绕至少部分第一区设置，第一静电防护组件位于预制区，预制阵列基板包括像素驱动电路和第一静电防护组件，像素驱动电路位于第一区，第一静电防护组件包括第一静电防护电路、连接件以及虚拟像素电路。在阵列母基板一侧形成发光功能层和封装层，得到显示母基板。切割显示母基板，得到第一显示面板，第一显示面板包括显示区和非显示区，非显示区覆盖预制区。
18.根据本技术第三方面的实施方式，还包括：去除第一显示面板至少部分的第一静电防护组件，以得到第二显示面板。
19.本技术第三方面的实施例还提供了一种显示装置，包括如前述的显示面板，或由前述制作方法制备而成的显示面板。
20.在本技术提供的预制阵列基板、显示面板及其制作方法、显示装置中，预制阵列基板包括预制区、第一区以及像素驱动电路。预制区围绕至少部分第一区设置，像素驱动电路位于第一区，预制阵列基板包括和第一静电防护组件。第一静电防护组件设置在预制区，第一静电防护电路沿预制区的外周边缘分布，外部静电可以集聚在第一静电防护电路中，从而减小像素驱动电路在制作过程中被外部静电击伤甚至击穿的风险，并且第一静电防护电路和虚拟像素电路通过连接件相连接，第一静电防护电路中聚集的外部静电可以被连接件和虚拟像素电路分摊，从而减小第一静电防护电路自身尺寸的同时，提高第一静电防护组件的可靠性。
附图说明
21.通过阅读以下参照附图对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征。
22.图1是本技术实施例提供的一种预制阵列基板的俯视结构示意图；
23.图2是图1中q的一种放大结构示意图；
24.图3是本技术实施例提供的一种预制阵列基板的剖面结构示意图；
25.图4是本技术实施例提供的又一种预制阵列基板的剖面结构示意图；
26.图5是图1中q的另一种放大结构示意图；
27.图6是本技术实施例提供的另一种预制阵列基板的俯视结构示意图；
28.图7是本技术实施例提供的另一种预制阵列基板的俯视结构示意图；
29.图8是本技术实施例提供的另一种预制阵列基板的剖面结构示意图；
30.图9是本技术实施例提供的一种显示面板的制备方法流程示意图；
31.图10是本技术实施例提供的一种阵列母基板的俯视结构示意图。
32.附图标记说明：
33.100、预制阵列基板；200、阵列母基板；
34.sa1、预制区；sa11、角区；sa12、平直区；sa2、第一区；sa3、第二区；aa、显示区；na、非显示区；
35.10、像素驱动电路；11、像素驱动电路部；11a、第二源极；11b、第二栅极；11c、第二漏极；11d、第二导电连接部；
36.20、第一静电防护组件；21、第一静电防护电路；22、连接件；221、第一部；222、连接部；23、虚拟像素电路；231、有源层；232、金属层；233、虚拟电路部；233a、第一源极；233b、第一栅极；233c、第一漏极；233d、第一导电连接部；
37.30、第二静电防护电路；x、第二方向。
38.在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
39.下面将详细描述本技术的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本技术的全面理解。但是，对于本领域技术人员来说很明显的是，本技术可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本技术的示例来提供对本技术的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本技术造成不必要的模糊；并且，为了清晰，可能夸大了部分结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。
40.在本技术的描述中，需要说明的是，除非另有说明，“多个”的含义是两个以上；术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
41.下述描述中出现的方位词均为图中示出的方向，并不是对本技术的实施例的具体结构进行限定。在本技术的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以间接相连。对于本领域的普通技术人员而言，可视具体情况理解上述术语在本技术中的具体含义。
42.阵列基板在制作过程中通常会产生大量静电，例如，阵列基板在制作过程中采用
的掩膜板，掩膜板与制程中的其他结构之间会产生静电，产生的静电会击穿绝缘层，导致阵列基板中的驱动电路失效。
43.在相关技术中，通常会在阵列基板的周侧设置金属环，金属环可以积聚外界的静电，从而降低阵列基板制作过程中静电破坏驱动电路的风险。然而，阵列基板在制作过程中，通常是在阵列母版上制作多个阵列基板，待阵列基板制作完成后，分隔为多个独立的阵列基板，而金属环会占用阵列母版的空间，当金属环的宽度尺寸过大时，会降低阵列基板的产量，当金属环的宽度尺寸过小时，积聚在金属环上的静电有击穿金属环的风险，被击穿的金属环碎片进入驱动电路中容易引起信号短路的风险。
44.因此，为解决上述问题，本技术实施例提出了一种预制阵列基板、显示面板及其制作方法、显示装置。
45.为了更好地理解本技术，下面结合图1至图10根据本技术实施例的预制阵列基板、显示面板及其制作方法、显示装置进行详细描述。
46.图1是本技术实施例提供的一种预制阵列基板的俯视结构示意图。图2是图1中q的一种放大结构示意图。
47.如图1和图2所示，本技术提供了一种预制阵列基板100，包括预制区sa1、第一区sa2以及像素驱动电路10，预制区sa1围绕至少部分第一区sa2设置。像素驱动电路10位于第一区sa2。预制阵列基板100包括第一静电防护组件20。第一静电防护组件20设置于预制区sa1，第一静电防护组件20包括第一静电防护电路21、连接件22以及虚拟像素电路23，第一静电防护电路21和虚拟像素电路23通过连接件22相连接，第一静电防护电路21沿预制区sa1的周向设置。
48.在本技术实施例中，预制阵列基板100可以包括阵列母版和阵列基板中的至少一者，在一块阵列母版上同时制作多个阵列基板，从而实现批量生产阵列基板的目的。示例性地，预制阵列基板100可以是阵列母版，阵列母版中的多个阵列基板在制作过程中，预制阵列基板100上的第一静电防护组件20可以减小外界静电对阵列基板造成损伤的可能性。当然，预制阵列基板100也可以是阵列基板，在阵列基板上制作发光层和触控层的过程中，外部同样会产生静电，第一静电防护组件20同样可以减小外界静电对阵列基板造成损伤的可能性。
49.可选地，第一区sa2的形状包括矩形、圆形以及正方形中的至少一者。当然，第一区sa2的形状也可以为其他形状。
50.可选地，预制区sa1可以围绕部分第一区sa2设置。或者预制区sa1围绕全部第一区sa2设置。
51.在本技术实施例中，像素驱动电路10位于第一区sa2，像素驱动电路10可以是2t1c电路、7t1c电路、7t2c电路、或9t1c电路中的任一种。本文中，“2t1c电路”指像素驱动电路10中包括2个薄膜晶体管(t)和1个电容(c)的像素电路，其它“7t1c电路”、“7t2c电路”、“9t1c电路”等依次类推。
52.可选地，第一静电防护组件20包括的第一静电防护电路21沿预制区sa1的外周边缘分布，示例性地，以预制区sa1的形状为矩形环状结构为例，第一静电防护电路21可以为多个分电路，多个分电路分设于矩形环状结构的一条或者多条边缘。或者，第一静电防护电路21也可以为连续封闭环形结构。
53.在本技术实施例的一些示例中，虚拟像素电路23中的电路膜层可以与像素驱动电路10中的电路膜层相同，示例性地，像素驱动电路10中包括第一金属层、第二金属层以及第三金属层，虚拟像素电路23中同样包括第一金属层、第二金属层以及第三金属层。当然，虚拟像素电路23也可以包括像素驱动电路10中的部分电路膜层。在其他的一些示例中，像素驱动电路10中的图案化电路结构与虚拟像素电路23中的图案化电路结构可以是相同的。
54.在本技术提供的预制阵列基板100中，预制阵列基板100包括预制区sa1、第一区sa2以及像素驱动电路10，预制区sa1围绕至少部分第一区sa2设置。预制阵列基板100包括像素驱动电路10和第一静电防护组件20。像素驱动电路10位于第一区sa2。第一静电防护组件20设置在预制区sa1，第一静电防护电路21沿预制区sa1的外周边缘分布，外部静电可以集聚在第一静电防护电路21中，从而减小像素驱动电路10在制作过程中被外部静电击伤甚至击穿的风险，并且第一静电防护电路21和虚拟像素电路23通过连接件22相连接，第一静电防护电路21中聚集的外部静电可以被连接件22和虚拟像素电路23分摊，从而减小第一静电防护电路21自身尺寸的同时，提高第一静电防护组件20的可靠性。
55.图3是本技术实施例提供的一种预制阵列基板的剖面结构示意图。
56.如图3所示，在一些可选地实施例中，虚拟像素电路23包括相互绝缘设置的多层功能层，连接件22与多层功能层中的至少一者同层设置。
57.本技术实施例通过上述设置，增加第一静电防护电路21与虚拟像素电路23之间的连接通道，提高第一静电防护电路21中的静电的传导释放速度，从而减小第一静电防护电路21瞬间聚集大量外部静电导致第一静电防护电路21失效的可能性。
58.可选地，连接件22可以与多层功能层中的一层同层设置。或者连接件22包括多层结构，多层结构与多层功能层中的至少部分膜层同层设置。
59.可选地，多层功能层之间通过绝缘层绝缘设置。可选地，像素驱动电路10中同样可以包括相互绝缘设置的多层功能层。
60.如图3所示，在一些可选地实施例中，多层功能层包括有源层231和两层以上的金属层232，连接件22与有源层231和两层以上的金属层232中的至少一者同层设置。
61.本技术实施例通过上述设置，连接件22可以根据设计需求进行灵活布置，从而满足多种不同的场景，保证连接件22可靠性的同时，减小连接件22的冗余成本。
62.可选地，连接件22可以与有源层231同层设置。或者连接件22与金属层232同层设置。或者，连接件22包括多层结构，多层结构的连接件22与有源层231以及金属层232均同层设置。
63.图4是本技术实施例提供的一种预制阵列基板的剖面结构示意图。如图3和图4所示，在一些可选地实施例中，第一静电防护电路21与多层功能层中的至少一者同层设置。
64.本技术实施例通过上述设置，增加第一静电防护电路21的整体厚度，从而增加第一静电防护电路21吸收静电的能力，进而提高第一静电防护组件20的可靠性。
65.可选地，多层功能层中可以包括第一金属层、第二金属层、第三金属层以及有源层231，第一静电防护电路21可以与第一金属层同层设置。第一静电防护电路21也可以与第二金属层同层设置。第一静电防护电路21也可以与第三金属层同层设置。或者，第一静电防护电路21为双层结构，第一静电防护电路21与第一金属层和第二金属层同层设置。或者第一金属层与第二金属层和第三金属层同层设置。或者第一金属层与第一金属层和第三金属层
同层设置。当然，第一静电防护电路21也可以为多层结构，第一静电防护电路21与多层功能层中的至少部分膜层同层设置。
66.可选地，第一静电防护电路21的数量为多层时，多层第一静电防护电路21之间可以通过过孔连接。
67.图5是图1中q的另一种放大结构示意图。
68.如图5所示，在一些可选地实施例中，连接件22包括第一部221和连接部222，第一静电防护电路21、虚拟像素电路23以及第一部221通过连接部222相连接，和/或，第一静电防护电路21与第一部221通过连接部222相连接，和/或，虚拟像素电路23与第一部221通过连接部222相连接。其中，第一部221沿第一方向的尺寸大于连接部222沿第一方向的尺寸，第一方向与连接部222和第一部221并排设置方向相交。
69.本技术实施例通过上述设置，使得连接件22同样可以分摊一部分第一静电防护电路21中聚集的静电，从而减小第一静电防护电路21被静电击伤的可能性，提高第一静电防护组件20的可靠性。
70.在一些示例中，第一静电防护电路21、虚拟像素电路23以及第一部221通过连接部222相连接。在另一些示例中，第一静电防护电路21与第一部221通过连接部222相连接。在另一些示例中，虚拟像素电路23与第一部221通过连接部222相连接。在其他的一些示例中，第一静电防护电路21、虚拟像素电路23以及第一部221通过连接部222相连接。并且，第一静电防护电路21和虚拟像素电路23分别与第一部221均连接设置。可选地，第一部221的数量可以包括多个。可选地，第一部221在预制阵列基板100上的正投影形状包括长方形、正方形以及圆形中的任意一种或者多种。
71.可选地，第一方向可以与连接部222和第一部221并排设置方向垂直设置，第一部221沿第一方向的尺寸大于连接部222沿第一方向的尺寸，使得第一部221更加容易聚集静电。可选地，第一部221的材料可以与连接部222的材料相同。当然，也可以不同。
72.可选地，第一部221的电阻值大于第一静电防护电路21的电阻值，有利于第一静电防护电路21中的静电传导至第一部221，且减小第一部221中的静电被其他结构吸引的可能性。可选地，第一部221的材料包括多晶硅。
73.图6是本技术实施例提供的另一种预制阵列基板的俯视结构示意图。
74.如图1和图6所示，在一些可选地实施例中，预制区sa1包括角区sa11，虚拟像素电路23至少位于角区sa11。
75.本技术实施例通过上述设置，在保证第一静电防护组件20的静电防护性能的同时，减少虚拟像素电路23在预制阵列基板100的占用面积，使得预制阵列基板100的尺寸更小。
76.以第一区sa2的形状为矩形为例，预制区sa1围绕第一区sa2和第二区sa3设置，第二区sa3和预制区sa1的形状可以均为矩状环形。可选地，预制区sa1的角区sa11可以为矩状环形的内角，虚拟像素电路23可以设置在角区sa11。可选地，以第二区sa3的边缘包括第一侧和多个第二侧为例，第一侧和多个第二侧围合形成第二区sa3，第一侧沿背向第一区sa2的方向的延伸尺寸大于第二侧沿背向第一区sa2的方向的延伸尺寸。在第一侧和第二侧的交界处也可以设置虚拟像素电路23。
77.如图6所示，在一些可选地实施例中，预制区sa1还包括平直区sa12，平直区sa12与
角区sa11围合形成预制区sa1，虚拟像素电路23至少位于平直区sa12。
78.本技术实施例通过上述设置，增加虚拟像素电路23的整体面积，从而增加虚拟像素电路23吸收静电的能力，进而增加第一静电防护组件20吸收静电的能力。
79.继续以第一区sa2的形状为矩形，预制区sa1围绕第一区sa2和第二区sa3设置，第二区sa3和预制区sa1的形状可以均为矩状环形为例，预制区sa1包括的平直区sa12可以为矩状环形的平直边缘。可选地，虚拟像素电路23可以位于平直区sa12和角区sa11。
80.如图6所示，在一些可选地实施例中，虚拟像素电路23位于第一静电防护电路21朝向第二区sa3的一侧。
81.本技术实施例通过上述设置，进一步降低虚拟像素电路23在预制阵列基板100上的占用面积，从而使得预制阵列基板100更加的小型化。
82.可选地，虚拟像素电路23也可位于第一静电防护电路21背向第二区sa3的一侧。可选地，虚拟像素电路23可以包括两部分，一部分位于第一静电防护电路21朝向第二区sa3的一侧，另一部分位于第一静电防护电路21背向第二区sa3的一侧。
83.图7是本技术实施例提供的另一种预制阵列基板的俯视结构示意图。
84.如图7所示，在一些可选地实施例中，预制阵列基板100还包括第二静电防护电路30，第二区sa3位于预制区sa1与第一区sa2之间，第二静电防护电路30位于第二区sa3，第二静电防护电路30与第一静电防护电路21电连接，和/或，第二静电防护电路30与虚拟像素电路23电连接。
85.本技术实施例通过上述设置，使得阵列基板第一区sa2外周边缘产生的静电可以通过第二静电防护电路30传导至第一静电防护电路21中，从而减小第一区sa2外周边缘的像素驱动电路10被静电击伤导致像素驱动电路10失效的可能性。
86.可选地，第二区sa3可以围绕第一区sa2设置，第二区sa3的形状可以与第一区sa2相匹配。示例性地，第二区sa3的形状包括封闭环状结构。
87.可选地，预制区sa1可以围绕第一区sa2和第二区sa3设置，示例性地，第二区sa3围绕第一区sa2设置，预制区sa1围绕第二区sa3设置。
88.在本技术实施例中，第二静电防护电路30位于第二区sa3，可选地，第二静电防护电路30也可以接地设置，从而将第二静电防护电路30中的静电导出。在一些示例中，显示面板中同样包括第二静电防护电路30，显示面板还包括非显示区na，第二静电防护电路30可以位于非显示区na。
89.可选地，第二静电防护电路30与第一静电防护电路21电连接。或者，第二静电防护电路30与虚拟像素电路23电连接。或者，第二静电防护电路30通过多条连接线分别与第一静电防护电路21和虚拟像素电路23电连接。
90.图8是本技术实施例提供的另一种预制阵列基板的剖面结构示意图。
91.如图7和图8所示，在一些可选地实施例中，虚拟像素电路23包括多个虚拟电路部233，像素驱动电路10包括多个像素驱动电路部11，沿第二方向x上像素驱动电路部11的尺寸大于至少部分的虚拟电路部233的尺寸。和/或，相同面积内像素驱动电路部11的分布密度小于至少部分的虚拟电路部233的分布密度，第二方向x与预制阵列基板100的厚度方向相交。
92.本技术实施例通过上述设置，降低虚拟像素电路23在预制阵列基板100上的布置
空间，且使得虚拟像素电路23更加容易被损坏，从而消耗部分静电，进而提高第一静电防护组件20的可靠性。
93.可选地，多个虚拟电路部233包括两部分，沿第二方向x上一部分虚拟电路部233的尺寸与像素驱动电路部11的尺寸相同，沿第二方向x上另一部分虚拟电路部233的尺寸小于像素驱动电路部11的尺寸。或者，沿第二方向x上全部虚拟电路部233的尺寸小于像素驱动电路部11的尺寸。以此类推，相邻虚拟电路部233之间的间距和相邻像素驱动电路部11之间的间距关系与虚拟电路部233的尺寸和像素驱动电路部11的尺寸关系可以是相同的，示例性地，一部分相邻虚拟电路部233之间的间距与相邻像素驱动电路部11之间的间距相同，另一部分相邻虚拟电路部233之间的间距小于相邻像素驱动电路部11之间的间距。
94.在一些示例中，相同面积内像素驱动电路部11的分布密度大于至少部分的虚拟电路部233的分布密度，换言之，相同面积内像素驱动电路部11的数量小于至少部分的虚拟电路部233的数量。在相同面积内增加虚拟电路部233数量的方式可以采用上述减小单个虚拟电路部233的尺寸或者减小相邻虚拟电路部233之间的尺寸。
95.如图8所示，在一些可选地实施例中，虚拟电路部233包括第一源/漏极、第一导电连接部233d、有源层231以及第一栅极233b，第一源/漏极通过第一导电连接部233d与有源层231电连接，各虚拟电路部233的第一导电连接部在预制阵列基板100上的正投影与各虚拟电路部233的第一栅极233b在预制阵列基板100上的正投影沿第二方向x上为第一间距。像素驱动电路部11包括第二源/漏极、第二导电连接部11d、有源层231以及第二栅极11b，第二源/漏极通过第二导电连接部11d与有源层231电连接，各像素驱动电路部11的第二导电连接部11d在预制阵列基板100上的正投影与各像素驱动电路部11的第二有源部11b在预制阵列板上的正投影沿第二方向x上为第二间距，第一间距小于或等于第二间距。
96.本技术实施例通过上述设置，减小单个虚拟电路部233的尺寸，从而减小虚拟像素电路23在预制阵列基板100中的占用面积，并且，单个虚拟电路部233的尺寸减小，使得虚拟电路部233聚集额定的静电后将虚拟电路部233击穿，从而消耗一部分静电，进而提高第一静电防护组件20的可靠性。
97.在一些示例中，第一源/漏极与有源层231之间通过第一导电连接部233d电连接，第一导电连接部233d在预制阵列基板100上的正投影与第一栅极233b在预制阵列基板100上的正投影沿第二方向x上为第一间距，第二源/漏极与有源层231之间通过第二导电部11d电连接，第二导电部11d在预制阵列基板100上的正投影与第二栅极11b在预制阵列基板100上的正投影沿第二方向x上为第二间距，第一间距小于或者等于第二间距设置。
98.可选地，第一源/漏极可以包括第一源极233a和第一漏极233c中的至少一者。
99.可选地，第二源/漏极可以包括第二源极11a和第二漏极11c中的至少一者。
100.例如，可选地，在同一虚拟电路部233中，第一源极233a在预制阵列基板100上的正投影与第一栅极233b在预制阵列基板100上的正投影沿第二方向x上为第三间距。在同一像素驱动电路部11中，第二源极11a在预制阵列基板100上的正投影与第二栅极11b在预制阵列基板100上的正投影沿第二方向x上为第四间距。第三间距小于或者等于第四间距设置。可选地，虚拟电路部233中还包括第一漏极233c，像素驱动电路部11还包括第二漏极11c，第一漏极233c在预制阵列基板100上的正投影与第一栅极233b在预制阵列基板100上的正投影沿第二方向x上为第五间距。在同一像素驱动电路部11中，第二漏极11c在预制阵列基板
100上的正投影与第二栅极11b在预制阵列基板100上的正投影沿第二方向x上为第六间距。第五间距小于或者等于第六间距设置。
101.第二方面，本技术实施例还提供了一种显示面板，包括如上所述任意一种预制阵列基板。非显示区在预制阵列基板上的正投影覆盖预制区。由于本技术实施例提供的显示面板包括如上所述任意一种预制阵列基板，因此本技术实施例提供的显示面板具有如上所述任意一种预制阵列基板具有的有益效果，在此不再赘述。
102.可选地，非显示区可以包括预制区和第二区。
103.图9是本技术实施例提供的一种显示面板的制备方法流程示意图。图10是本技术实施例提供的一种阵列母基板的俯视结构示意图。
104.第三方面，本技术实施例还提供了一种显示面板的制作方法，制作方法包括如下步骤：
105.s100、提供阵列母基板200，阵列母基板200包括至少一个预制阵列基板100，预制阵列基板100包括预制区sa1、第一区sa2以及像素驱动电路10。预制区sa1围绕至少部分第一区sa2设置。像素驱动电路10位于第一区sa2。预制阵列基板100包括第一静电防护组件20，第一静电防护组件20位于预制区sa1，第一静电防护组件20包括第一静电防护电路21、连接件以及虚拟像素电路23。
106.如图10所示，在步骤s100中，阵列母基板200包括一个或者多个预制阵列基板100。预制阵列基板100中像素驱动电路10的制作过程可以参照相关技术中阵列基板的制作过程。第一静电防护组件20中的制作可以与像素驱动电路10中的金属层232一并制作而成，从而简化第一静电防护组件20的制作过程，降低预制阵列基板100的制作成本。
107.s200、在阵列母基板200一侧形成发光功能层和封装层，得到显示母基板。
108.在步骤s200中，发光功能层可以包括阳极层、像素定义层、阴极层以及触控金属层232。在制作阳极层、像素定义层、阴极层以及触控金属层232的过程中，第一静电防护组件20同样可以吸收外部静电，从而减小外部静电对发光功能层中膜层造成损伤的可能性。
109.s300、切割显示母基板，得到第一显示面板，第一显示面板包括非显示区na和非显示区na，非显示区na覆盖预制区sa1。
110.在步骤s200中，第一显示面板中包括非显示区na和非显示区na，非显示区na中包括预制区sa1。在一些示例中，切割显示母基板时，切割预制区sa1的外围区域，从而保留预制区sa1中的第一静电防护组件20。可选地，非显示区na中可以包括预制区sa1和第二区sa3。
111.在一些可选地实施例中，制作方法还包括步骤s400。
112.s400、去除第一显示面板至少部分的第一静电防护组件20，以得到第二显示面板。
113.在步骤s400中，可选地，可以将全部第一静电防护组件20进行去除。或者，将部分第一静电防护组件20进行去除。保留部分形成窄边框的第二显示面板。
114.第四方面，本技术实施例还提供了一种显示装置，包括如上所述任意一种显示面板，或如上述制作方法制备而成的显示面板。由于本技术实施例提供的显示装置包括如上所述任意一种显示面板，因此本技术实施例提供的显示装置具有如上所述任意一种显示面板具有的有益效果，在此不再赘述。
115.可选地，显示装置中包括的显示面板可以为第一显示面板，也可以为第二显示面
板。
116.本技术实施例中的显示装置包括但不限于手机、个人数字助理(personal digital assistant，简称：pda)、平板电脑、电子书、电视机、门禁、智能固定电话、控制台等具有显示功能的设备。
117.虽然已经参考优选实施例对本技术进行了描述，但在不脱离本技术的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本技术并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

技术特征：
1.一种预制阵列基板，包括预制区、第一区以及像素驱动电路，所述预制区围绕至少部分所述第一区设置，所述像素驱动电路位于所述第一区，其特征在于，所述预制阵列基板包括：第一静电防护组件，设置于所述预制区，所述第一静电防护组件包括第一静电防护电路、连接件以及虚拟像素电路，所述第一静电防护电路和所述虚拟像素电路通过所述连接件相连接，所述第一静电防护电路沿所述预制区的周向设置。2.根据权利要求1所述的预制阵列基板，其特征在于，所述虚拟像素电路包括相互绝缘设置的多层功能层，所述连接件与多层所述功能层中的至少一者同层设置；优选地，所述多层功能层包括有源层和两层以上的金属层，所述连接件与所述有源层和所述两层以上的金属层中的至少一者同层设置；优选地，所述第一静电防护电路与所述多层功能层中的至少一者同层设置。3.根据权利要求1所述的预制阵列基板，其特征在于，所述连接件包括第一部和连接部，所述第一静电防护电路、所述虚拟像素电路以及所述第一部通过所述连接部相连接，和/或，所述第一静电防护电路与所述第一部通过所述连接部相连接，和/或，所述虚拟像素电路与所述第一部通过所述连接部相连接；其中，所述第一部沿第一方向的尺寸大于所述连接部沿所述第一方向的尺寸，所述第一方向与所述连接部和所述第一部并排设置方向相交；优选地，所述第一部的电阻值大于所述第一静电防护电路的电阻值。4.根据权利要求1所述的预制阵列基板，其特征在于，所述预制区包括角区，所述虚拟像素电路至少位于所述角区；优选地，所述预制区还包括平直区，所述平直区与所述角区围合形成所述预制区，所述虚拟像素电路至少位于所述平直区；优选地，所述虚拟像素电路位于所述第一静电防护电路朝向所述第一区的一侧。5.根据权利要求1所述的预制阵列基板，其特征在于，还包括第二区和第二静电防护电路，所述第二区位于所述预制区和所述第一区之间，所述第二静电防护电路位于所述第二区，所述第二静电防护电路与所述第一静电防护电路电连接，和/或，所述第二静电防护电路与所述虚拟像素电路电连接。6.根据权利要求1所述的预制阵列基板，其特征在于，所述虚拟像素电路包括多个虚拟电路部，所述像素驱动电路包括多个像素驱动电路部，沿第二方向上所述像素驱动电路部的尺寸大于至少部分的所述虚拟电路部的尺寸；和/或，相同面积内所述像素驱动电路部的分布密度小于至少部分的所述虚拟电路部的分布密度，所述第二方向与所述预制阵列基板的厚度方向相交；优选地，所述虚拟电路部包括第一源/漏极、第一导电连接部、有源层以及第一栅极，所述第一源/漏极通过所述第一导电连接部与所述有源层电连接，各所述虚拟电路部的所述第一导电连接部在所述预制阵列基板上的正投影与各所述虚拟电路部的所述第一栅极在所述预制阵列基板上的正投影沿所述第二方向上为第一间距；
所述像素驱动电路部包括第二源/漏极、第二导电连接部、有源层以及第二栅极，所述第二源/漏极通过所述第二导电连接部与所述有源层电连接，各所述像素驱动电路部的所述第二导电连接部在所述预制阵列基板上的正投影与各所述像素驱动电路部的所述第二栅极在所述预制阵列板上的正投影沿所述第二方向上为第二间距，所述第一间距小于或等于所述第二间距。7.一种显示面板，所述显示面板包括显示区和非显示区，其特征在于，所述显示面板包括：预制阵列基板，为如权利要求1至6所述的任一项预制阵列基板；所述非显示区在所述预制阵列基板上的正投影覆盖所述预制区。8.一种显示面板的制作方法，其特征在于，包括：提供阵列母基板，所述阵列母基板包括至少一个预制阵列基板，所述预制阵列基板包括预制区、第一区以及像素驱动电路，所述预制区围绕至少部分所述第一区设置，所述像素驱动电路位于所述第一区，所述预制阵列基板包括像素驱动电路和第一静电防护组件，所述第一静电防护组件位于所述预制区，所述第一静电防护组件包括第一静电防护电路、连接件以及虚拟像素电路；在所述阵列母基板一侧形成发光功能层和封装层，得到显示母基板；切割所述显示母基板，得到第一显示面板，所述第一显示面板包括显示区和非显示区，所述非显示区覆盖所述预制区。9.根据权利要求8所述的显示面板的制作方法，其特征在于，还包括：去除所述第一显示面板至少部分的所述第一静电防护组件，以得到第二显示面板。10.一种显示装置，其特征在于，包括如权利要求7所述的显示面板，或由权利要求8至权利要求9制作方法制备而成的显示面板。

技术总结
本申请涉及一种预制阵列基板、显示面板及其制作方法、显示装置。预制阵列基板包括预制区、第一区以及像素驱动电路，像素驱动电路位于第一区。预制阵列基板包括第一静电防护组件。第一静电防护组件设置于预制区，第一静电防护组件包括第一静电防护电路、连接件以及虚拟像素电路，第一静电防护电路和虚拟像素电路通过连接件相连接，第一静电防护电路沿预制区的周向设置。本申请能够有效增强阵列基板的抗静电能力，提升阵列基板的良率。提升阵列基板的良率。提升阵列基板的良率。


技术研发人员：乔盼盼 高琳华 段培 田苗苗 马志丽
受保护的技术使用者：云谷（固安）科技有限公司
技术研发日：2023.07.26
技术公布日：2023/9/20