一种多通道相位比对器及多通道相位比对方法与流程

1.本发明涉及精密测量技术领域，具体涉及一种多通道相位比对器及多通道相位比对方法。


背景技术：

2.时间频率作为测量准确度最高的物理量，广泛应用于基础科学研究、信息传输、导航定位、深空探测等领域。无论在航空航天、国防设备等方面，还是在民用中，都起到了非常重要的作用。
3.相位采集比对设备作为守时系统的核心装备，在提高时钟组的时频信号性能、监测时钟组的实时性能方面都起到了非常重要的作用。目前，国外生产相位比对采集设备的公司主要有symmetricom、quartzlock、timetech、vremya-ch等，大多数设备的附加频率不稳定度均可以达到5e-14/s，且通道数不唯一。而且，现有设备能够同时测量的通道数较少，导致在需要比对较多通道时，需要同时使用多台设备。此外，设备的附加频率不稳定度指标对计量测试的精度有较大影响。
4.现有的相位比对设备主要使用数字双混频法或模拟双混频法。基于双混频的两个相互对称的通道，理论上可以抵消器件的全部噪声和公共频率源的影响，能够大大提高测量分辨率。但是，在过零检测中，若过零点容易受到噪声干扰、过零触发误差较为明显，会导致基于传统双混频法的相位比对设备更易出现测量误差，由此会对其测量精度产生影响。
5.在对称性方面，由于模拟器件本身就有较强的不稳定性，因此做到系统的严格对称较为困难。相比较而言，数字器件的时延相对稳定，更容易保持系统的对称性，由此能够在很大程度上抵消具有非标准频率值的公共频率源对系统测量产生的消极影响，也能够降低对公共频率源的要求。但是，单纯使用数字双混频会引入差拍信号的毛刺，进而会为系统带来明显的噪声，由此也将对系统测量产生消极影响。
6.基于上述可看出，单纯使用模拟双混频法或数字双混频法的相位比对均存在精度上的不足，而且现有相位比对设备的可用通道数较少。


技术实现要素：

7.本发明的目的在于提供一种多通道相位比对器及多通道相位比对方法，将数字双混频法和模拟双混频法相结合，综合考虑了两种方法的优缺点，有效减少了系统噪声；同时，通过利用包含fpga的各种模块扩展了可用通道数，能够同时实现对多个通道的数据采集，简化了设备的占用体积，能够达到很好的计量测试效果。
8.为了实现上述目的，本发明提供如下技术方案：
9.一种多通道相位比对器，包括：
10.低噪声放大模块，用于对参考时钟的频率信号进行处理，得到参考信号；
11.公共源信号模块，用于产生公共源信号；
12.双混频时差模块，用于将低噪声放大信号和至少一个原子钟产生的至少一个频率
信号分别与公共源信号进行数字和模拟混频，得到至少一个数字模拟双混频信号；该模块通过将数字双混频法与模拟双混频法相结合，综合考虑了两种方法的优缺点，有效降低了系统噪声，能够在后续过程中保证较高的相位比对精度。
13.时间间隔计数器，用于对至少一个数字模拟双混频信号进行计数；
14.处理器，用于对所有数字模拟双混频信号进行相位比对。
15.在一些实施例中，低噪声放大模块包括：低噪声放大电路，用于对参考信号进行低噪声放大处理，得到低噪声放大信号。
16.在一些实施例中，公共源信号模块包括：依次电连接的信号产生模块、滤波放大模块和低噪声倍频模块，信号产生模块产生信号，经滤波放大模块和低噪声倍频模块处理后，得到公共源信号。
17.在一些实施例中，信号产生模块包括：fpga，用于存储并产生两个频率控制字；dds芯片，与fpga电连接，用于在两个频率控制字的控制下产生初始信号，依次经滤波放大模块和低噪声倍频模块进行处理，得到公共源信号。
18.在一些实施例中，滤波放大模块包括滤波放大电路。
19.在一些实施例中，低噪声倍频模块包括低噪声倍频电路。
20.在一些实施例中，双混频时差模块包括：模拟双混频模块，用于对低噪声放大信号和至少一个频率信号进行数字双混频处理，得到至少一个模拟双混频信号；整形过零比较模块，与模拟双混频模块电连接，用于对至少一个模拟双混频信号进行整形，得到至少一个方波信号；数字双混频模块，与整形过零比较模块电连接，用于对至少一个方波信号进行数字双混频处理，得到至少一个数字模拟双混频信号。
21.在一些实施例中，时间间隔计数器包括fpga，用于对至少一个数字模拟双混频信号进行计数。
22.在一些实施例中，处理器对所有数字模拟双混频信号进行拼接处理，并基于阿伦方差对这些数字模拟双混频信号进行相位比对。
23.本发明还提供了一种多通道相位比对的方法，包括：
24.利用低噪声放大模块对参考时钟的频率信号进行处理，得到参考信号；
25.利用公共源信号模块产生公共源信号；
26.利用双混频时差模块将公共源信号分别与参考信号和至少一个原子钟产生的至少一个频率信号进行数字和模拟混频，得到至少一个数字模拟双混频信号；
27.利用时间间隔计数器对至少一个数字模拟双混频信号进行计数；
28.利用处理器对所有数字模拟双混频信号进行相位比对。
29.有益效果
30.与现有技术相比，本发明提供的多通道相位比对器具有如下有益效果：
31.本发明提供的多通道相位比对器及相位比对方法综合考虑了数字双混频和模拟双混频这两种混频方法的优缺点，通过将数字双混频与模拟双混频结合，有效降低了设备的附加频率不稳定度。并且，通过使用包含fpga的各种模块，并通过对fpga进行编程，扩展了设备的可用通道数，可同时实现多通道采集，简化了电路结构，同时可有效提高多通道的采集精度。
32.此外，本发明可应用于多种时频领域设备的计量检定，并能够参与到守时系统等
需要较多比对通道数量的大型工程项目的具体建设中。
33.本发明提供的多通道相位比对方法的有益效果与前述多通道相位比对器的有益效果相同，此处不做赘述。
附图说明
34.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
35.图1为本发明一个实施例中多通道相位比对器的整体框图；
36.图2为本发明一个实施例中低噪声放大模块的电路图；
37.图3为本发明一个实施例中公共源信号模块的原理图；
38.图4为本发明一个实施例中滤波放大模块和低噪声倍频模块的电路图；
39.图5为本发明一个实施例中双混频时差模块的原理图；
40.图6为本发明一个实施例中模拟双混频模块的电路图；
41.图7为本发明一个实施例中数字双混频模块的原理图；
42.图8为本发明一个实施例中时间间隔计数器的原理图。
具体实施方式
43.为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
44.需要说明的是，本发明中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
45.本发明中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b的情况，其中a、b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a、b或c中的至少一项(个)，可以表示：a，b，a和b的结合，a和c的结合，或a、b和c的结合，其中a、b、c可以是单个，也可以是多个。
46.如前所述，本发明综合考虑了数字双混频和模拟双混频的优缺点，将数字双混频和模拟双混频相结合，有效降低了系统噪声，提高了相位比对精度；同时，利用包含fpga的多个模块有效扩展了可用通道数，可同时实现多个通道的数据采集。因此，本发明提供的多通道相位比对器和多通道相位比对方法能够同时实现多个通道的相位数据采集和比对，能够保证较高的计量精度。
47.接下来结合附图对本发明的技术方案和原理做进一步解释说明。
48.本发明中的多通道相位比对器包括：低噪声放大模块、公共源信号模块、双混频时
差模块、时间间隔计数器和处理器。
49.图1为本发明一个实施例中多通道相位比对器的整体框图。从图中可看出，该实施例中将低噪声放大模块具体限定为了低噪声隔离放大电路(低噪声隔放)，用于对参考钟产生的信号做低噪声放大处理，得到参考信号。并且，在该实施例中假定为了8个通道，每个通道用于1个原子钟的信号采集，每个原子钟产生一个频率信号。公共源信号模块(图1中未示出)产生公共信号源。参考信号、8个频率信号和公共源信号均用于双混频时差模块中，利用双混频时差模块1-8分别将8个通道中的8个频率信号和参考信号与公共源信号进行模拟双混频处理和数字双混频处理，并从8个双混频时差模块的输出端得到8个数字模拟双混频信号。之后，将8个数字模拟双混频信号输入对应的时间间隔计数器1-8中进行计数，最终利用处理器完成对所有通道内频率信号的相位比对。
50.如图2所示，为本发明一个实施例中低噪声放大模块的电路图。
51.图中，参考电路ref的2端与电源vcc电连接，ref的4端接地，ref的6端电连接在正极输入端s+与电阻r1之间，电阻r1的另一端与运算放大器的引脚4电连接，电阻r1与运算放大器的引脚4之间的连接点依次经电阻r3和电阻r2接地，该连接点还经晶振u2分别与电源vcc和电容c2的一端电连接，电容c2的另一端接地。运算放大器的引脚1经晶振u3与负极输入端s-电连接，运算放大器的引脚8分别与电源vcc和电容c3的一端电连接，电容c3的另一端接地，运算放大器的引脚5接地，运算放大器的引脚6得到参考电压vref，运算放大器的引脚7作为运算放大器的输出s，运算放大器的引脚2依次经电阻r4和电阻r5与运算放大器的引脚3电连接。
52.图3为本发明一个实施例中公共源信号模块的原理图。如前所述，公共源信号模块包括：依次连接的信号产生模块、滤波放大模块和低噪声倍频模块。在图3所示的实施例中，将信号产生模块具体限定为包括fpga和直接数字式频率合成器(direct digital synthesizer,dds)芯片，并将fpga具体限定为hwd240这一型号，将dds芯片具体限定为js9854k这一型号。此外，在该实施例中，将滤波放大模块具体限定为滤波放大电路，将低噪声倍频模块具体限定为低噪声倍频电路。
53.在实际操作时，将10mhz的信号作为参考信号分别输入js9854k型dds芯片的参考时钟输入电路和hwd240型fpga的时序控制模块中。hwd240产生频率控制字，并存储在控制字存储模块中。存储在控制字存储模块中的频率控制字可依次经hwd240的并口和dds芯片的用户接口进入时序控制，以对dds芯片进行控制，使其依次经300msps dds核、14bit数字模拟转换器(digital-to-analog converter,dac)、滤波放大电路产生10mhz-10hz的正弦波信号，后经低噪声倍频电路做低噪声放大处理产生100mhz-100hz的信号，即为高稳定度公共源信号。
54.图4为本发明一个实施例中滤波放大模块和低噪声倍频模块的电路图。在图4中，dds芯片的输出ddsout与滤波放大模块中n1的输入端in电连接，n1的接地端gnd均接地，n1的输出端out与电阻r21的一端以及0.1u的电容c28的一端电连接，电阻r21的另一端接地，电容c28的另一端分别与电阻r22的一端以及电阻r23的一端电连接，电阻r22的另一端接地，电阻r23的另一端分别与电阻r24的一端以及0.1u的电容c39的一端电连接，电阻r24的另一端接地，电容c39的另一端与运算放大器n2的输入端in 1电连接，运算放大器的输出端out 3分别与1uh的电感l1的一端以及0.1u的电容c42的一端电连接，电感l1的另一端分别
与150欧姆的电阻r64的一端以及750欧姆的电阻r26的一端电连接，电阻r64的另一端以及电阻r26的另一端分别与+12v电源电连接，电容c42的另一端作为输出sigout。
55.图5为本发明一个实施例中双混频时差模块的原理图。如图5所示，原子钟产生的10mhz信号以及高稳晶振产生的10mhz信号分别进入模拟双混频模块中，分别经10倍放大后进入混频器1-2，并分别在混频器1-2中与模拟公共源产生的100mhz+100hz信号进行混频。之后分别进入整形过零比较模块进行处理，使用整形过零比较模块内的滤波整形芯片对模拟处理后的混频信号进行放大，并将正弦波信号整形为方波信号。之后，将两个整形过零比较模块得到的方波信号分别输入到数字双混频模块的d触发器1-2中，在1mhz数字公共源的作用下，各自输出数字模拟双混频信号并将其分别输入至时间间隔计数器(如图所示为时间间隔测量)中做计数处理，最终得到不同通道之间的相差数据。
56.图6为本发明一个实施例中模拟双混频模块的电路图。
57.如图所示，图6的左上部分为频率信号(rf)输入部分input，其输入端in和接地端gnd分别与1:1变压器t2的引脚w11和w12电连接，经转换后，变压器t2的引脚1接地，变压器t2的引脚3经滑动变阻器r22与运算放大器u8的引脚3电连接，滑动变阻器的另一端接地。电阻r23的一端接地，另一端分别与运算放大器u8的引脚2以及电阻r24的一端电连接，电阻r24的另一端与运算放大器u8的引脚6电连接。运算放大器的引脚7分别与第一电容的一端以及第一电阻的一端电连接，第一电容的另一端接地，第一电阻的另一端分别与+5v电源和第二电容的一端电连接，第二电容的另一端接地。运算放大器u8的引脚4分别与电容c20的一端以及电阻r25的一端电连接。电容c20的另一端接地，电阻r25的另一端分别与-5v电源和电容c21的一端电连接，电容c21的另一端接地。运算放大器u8的引脚6作为输出端与电阻r27的一端电连接。
58.图6的左下部分作为本振信号(lo)输入部分input，其输入端in和接地端gnd分别与引脚w13和w14电连接，引脚w13分别与100欧姆的电阻r20的一端和运算放大器u9的引脚3电连接，电阻r20的另一端接地，引脚w14接地。电阻r29的一端接地，电阻r29的另一端分别与运算放大器u9的引脚2和电阻r30的一端电连接，电阻r30的另一端与运算放大器u9的引脚6电连接。运算放大器u9的引脚7分别与电阻r32的一端和电容c23的一端电连接，电容c23的另一端接地，电阻r32的另一端分别与+5v电源和电容c22的一端电连接，电容c22的另一端接地。运算放大器u9的引脚4分别与电容c24的一端和电阻r31的一端电连接，电容c24的另一端接地，电阻r31的另一端分别与-5v电源和电容c25的一端电连接，电容c25的另一端接地。运算放大器u9的引脚6作为输出端与电阻r33的一端电连接。
59.混频器u10的引脚1与电阻r27的另一端电连接，用于接收放大后的频率信号(rf)，混频器u10的引脚4与电阻r33的另一端电连接，用于接收放大后的本振信号(lo)。混频器u10的引脚3接地，混频器u10的引脚2输出中频信号(if)。
60.混频器u10的引脚2分别与电感l2的一端和电容c26的一端电连接，电容c26的另一端接地，电感l2的另一端分别与电容c27的一端和电阻r34的一端电连接，电容c27的另一端接地，电阻r34的另一端与运算放大器u11的引脚2电连接。
61.运算放大器u11的引脚3接地，运算放大器u11的引脚2还与电容c36的一端电连接，电容c36的另一端分别与引脚w17和运算放大器u11的引脚6电连接，电阻r35与电容c36并联。运算放大器u11的引脚4分别与-5v电源和电容c29的一端电连接，电容c29的另一端接
地。运算放大器u11的引脚1、5和8悬空(nc)，运算放大器u11的引脚7分别与+5v电源和电容c28的一端电连接，电容c28的另一端接地。运算放大器u11的引脚6作为输出端与电容c41的一端电连接，电容c41的另一端分别与电阻r49的一端和运算放大器u15的引脚3电连接，电阻r49的另一端接地。
62.电阻r47的一端接地，电阻r47的另一端分别与运算放大器u15的引脚2和电阻r48的一端电连接，电阻r48的另一端与运算放大器u15的引脚6电连接。电容c39与电阻r48并联。运算放大器u15的引脚4与-5v电源电连接。运算放大器u15的引脚7与+5v电源电连接，运算放大器u15的引脚1、5和8悬空。运算放大器u15的引脚6作为输出端与电阻r36的一端电连接。
63.电阻r36的另一端分别与电容c45的一端和比较器u12的引脚2电连接，电容c45的另一端接地。电阻r45的一端接地，电阻r45的另一端与比较器u12的引脚3电连接，电阻r45的另一端与电阻r46的一端电连接，电阻r46的另一端与比较器u12的引脚8电连接。比较器u12的引脚1分别与+5v电源和电容c30的一端电连接，电容c30的另一端接地。比较器u12的引脚4分别与-5v电源和电容c38的一端电连接，电容c38的另一端接地。比较器u12的引脚5和6均接地。比较器u12的引脚7作为输出端与引脚w15电连接，用于输出比较结果comp，引脚w16接地。
64.在该实施例中，运算放大器选用中电13所的集成宽带放大器he397b，混频器选用中电13所的mdb-01，比较器选用中电24所的sb9696mf。
65.图7为本发明一个实施例中数字双混频模块的原理图。如图可看出，输入时钟信号clka和clka为方波信号，n表示测量数据的个数，f
pll
表示锁相环频率，利用如图所示的形式控制d触发器的输出。脉冲整形滤波可以在fpga内部通过程序完成。根据采样原理可知，通过d触发器的数字采样在数学上等同于混频。传统的模拟混频在得到中频信号之后，还需要经由多级放大器进行放大，然后经比较器进入计数器。本发明在将模拟混频改为模拟和数字双混频之后，使得原本包含多级放大器的复杂模拟电路变成了fpga器件内部的一段代码。这大大简化了复杂的模拟电路设计，实现了小型化，通道的一致性也可以得到保障。
66.图8为本发明一个实施例中时间间隔计数器的原理图。在该实施例中，将时间间隔计数器具体限定为基于fpga的时间数字转换器(time-to-digital converter,tdc)。tdc基于经典的nutt结构延迟线方法，包括两条延迟线(delay line)和一个粗计数器(main counter)，两条延迟线分别记录start和stop正跳变与随后的时钟(clock)正跳变之间的时间间隔，粗计数器则记录start正跳变和stop正跳变之间的时钟周期。多路转换器(multiplexer,mux)用于将延迟输出的126bit的结构转化成8bit的二进制数形式的输出。
67.接下来介绍本发明提供的一种多通道相位比对方法，并结合该方法对上述多通道相位比对器的工作原理做进一步解释说明。
68.多通道相位比对方法包括以下步骤：
69.第一步，利用低噪声放大模块对参考时钟的频率信号进行处理，得到参考信号。在该实施例中，低噪声放大模块具体限定为低噪声放大电路。
70.具体来说，由于热电偶传感器的信号十分微弱，而且一些信号具有较宽的频谱特性，因此，需要将传感器信号放大至合适的水平以提高模拟数字转换器的量化精度。但是，在信号放大电路中，噪声信号会伴随传感器信号一起被放大，从而影响信号采集的精度。因
此，要求放大电路具有低噪声的特性，这样才能保障对传感器信号进行有效且高精度的采集。低噪声放大电路的设计任务主要是根据设计指标，确定合适的运放参数以及工作点，以设计出合适的低噪声放大电路，提高信号的采集精度。低噪声放大电路的具体结构可参见图2。
71.第二步，利用公共源信号模块产生公共源信号。
72.与传统的dds技术不同，本发明在fpga(例如图3中所示的hwd240)内分别存储了dds芯片(例如图3中所示的js9854k)的两个频率控制字。利用这两个频率控制字分时控制dds芯片，使其产生介于两个频率控制字之间的频率信号。该频率信号利用3120频稳分析仪测试频差时不存在跳频现象，进而能够输出dds芯片设定的频率信号，能够改善dds芯片的残差特性。
73.此外，本发明采用了全数字采样，并且，该实施例中使用的dds芯片由采样时钟的数字运算生成，即使生成不同的频率信号也可以保证严格的相位相关性。
74.第三步，利用双混频时差模块将公共源信号分别与参考信号和至少一个原子钟产生的至少一个频率信号进行数字和模拟混频，得到至少一个数字模拟双混频信号。
75.在模拟双混频模块中，假设被测信号与参考信号具有相同的幅值为1，并且频率均为f0，相位分别为φa和φb，即：
76.a(t)＝cos(2πf0t+φa)
77.b(t)＝cos(2πf0t+φb)
78.其中，模拟公共源的频率为f
offset
，相位为φ
offset
，即：
79.c(t)＝cos(2πf
offset
t+φ
offset
)
80.将被测信号和参考信号分别与公共源信号进行混频，计算可以得到分别包含频率差与频率和的组合信号，如下所示：
[0081][0082][0083]
通过低通滤波器滤除高频分量，得到差拍信号。由上述公式可知，混频滤波后的信号频率降低了，但相位差信息并未改变。频率从兆赫兹量级降低到了几十赫兹。
[0084]
第四步，利用时间间隔计数器对至少一个数字模拟双混频信号进行计数。
[0085]
在该实施例中，将时间间隔计数器具体限定为fpga，通过fpga实现时间间隔计数器的功能，这样不仅能够简化电路的硬件结构，还能够提高时间间隔计数器的计数精度。
[0086]
第五步，利用处理器对所有数字模拟双混频信号进行相位比对，并评估频率稳定度。
[0087]
将各通道的数据进行拼接打包，并根据以下所示的阿伦方差来评估频率稳定度：
[0088][0089]
其中，xi为第i次的相位测量值，x
i+1
为第i+1次的相位测量值，x
i+2
为第i+2次的相位测量值，n为测量数据的个数，τ为带宽。首先，将一定带宽的数据依次进行10倍的抽取，例如：可利用1ms的带宽形成10ms、100ms和1s带宽下所需要的相差数据，并计算得到x
i+2-2x
i+1
+xi。根据上述公式进行计算，即可得到所需的阿伦方差。在一些实施例中，可以对信号进行多倍的抽取，每50个数据进行一次取平均。在每次计算得到相差后判断相位跳变的临界点，并进行补偿。
[0090]
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明的过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
[0091]
尽管结合具体特征及其实施例对本发明进行了描述，但显而易见的，在不脱离本发明的精神和范围的情况下，可以对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围，则本发明也意图包括这些改动和变型。

技术特征：
1.一种多通道相位比对器，其特征在于，包括：低噪声放大模块，用于对参考时钟的频率信号进行处理，得到参考信号；公共源信号模块，用于产生公共源信号；双混频时差模块，用于将所述低噪声放大信号和至少一个原子钟产生的至少一个频率信号分别与所述公共源信号进行数字和模拟混频，得到至少一个数字模拟双混频信号；时间间隔计数器，用于对所述至少一个数字模拟双混频信号进行计数；处理器，用于对所有数字模拟双混频信号进行相位比对。2.根据权利要求1所述的多通道相位比对器，其特征在于，所述低噪声放大模块包括：低噪声放大电路，用于对所述参考信号进行低噪声放大处理，得到低噪声放大信号。3.根据权利要求1所述的多通道相位比对器，其特征在于，所述公共源信号模块包括：依次电连接的信号产生模块、滤波放大模块和低噪声倍频模块，所述信号产生模块产生信号，经所述滤波放大模块和所述低噪声倍频模块处理后，得到所述公共源信号。4.根据权利要求3所述的多通道相位比对器，其特征在于，所述信号产生模块包括：fpga，用于存储并产生两个频率控制字；dds芯片，与所述fpga电连接，用于在所述两个频率控制字的控制下产生初始信号，依次经所述滤波放大模块和所述低噪声倍频模块进行处理，得到所述公共源信号。5.根据权利要求3或4所述的多通道相位比对器，其特征在于，所述滤波放大模块包括滤波放大电路。6.根据权利要求3或4所述的多通道相位比对器，其特征在于，所述低噪声倍频模块包括低噪声倍频电路。7.根据权利要求1所述的多通道相位比对器，其特征在于，所述双混频时差模块包括：模拟双混频模块，用于对所述低噪声放大信号和所述至少一个频率信号进行数字双混频处理，得到至少一个模拟双混频信号；整形过零比较模块，与所述模拟双混频模块电连接，用于对所述至少一个模拟双混频信号进行整形，得到至少一个方波信号；数字双混频模块，与所述整形过零比较模块电连接，用于对所述至少一个方波信号进行数字双混频处理，得到至少一个数字模拟双混频信号。8.根据权利要求1所述的多通道相位比对器，其特征在于，所述时间间隔计数器包括fpga，用于对所述至少一个数字模拟双混频信号进行计数。9.根据权利要求1所述的多通道相位比对器，其特征在于，所述处理器对所有数字模拟双混频信号进行拼接处理，并基于阿伦方差对这些数字模拟双混频信号进行相位比对。10.一种多通道相位比对方法，其特征在于，包括：利用低噪声放大模块对参考时钟的频率信号进行处理，得到参考信号；利用公共源信号模块产生公共源信号；利用双混频时差模块将所述公共源信号分别与所述参考信号和至少一个原子钟产生的至少一个频率信号进行数字和模拟混频，得到至少一个数字模拟双混频信号；利用时间间隔计数器对所述至少一个数字模拟双混频信号进行计数；利用处理器对所有数字模拟双混频信号进行相位比对。

技术总结
本发明提供了一种多通道相位比对器及多通道相位比对方法。多通道相位比对器包括：低噪声放大模块，用于对参考时钟的频率信号进行处理，得到参考信号；公共源信号模块，用于产生公共源信号；双混频时差模块，用于将低噪声放大信号和至少一个原子钟产生的至少一个频率信号分别与公共源信号进行数字和模拟混频，得到至少一个数字模拟双混频信号；时间间隔计数器，用于对至少一个数字模拟双混频信号进行计数；处理器，用于对所有数字模拟双混频信号进行相位比对。本发明综合考虑了数字和模拟双混频的优缺点，利用公共源信号模块和时间间隔计数器内的FPGA扩展了可用通道数，能够实现对多通道时间频率的高精度相位比对。通道时间频率的高精度相位比对。通道时间频率的高精度相位比对。


技术研发人员：卢心竹 杨帆 张然
受保护的技术使用者：北京无线电计量测试研究所
技术研发日：2023.06.15
技术公布日：2023/10/8