碳化硅半导体装置的制作方法

碳化硅半导体装置
1.关联申请
2.本技术享受以日本专利申请2022-47930号(申请日：2022年3月24日)为基础申请的优先权。本技术通过参考此基础申请包括基础的全部内容。
技术领域
3.实施方式涉及碳化硅半导体装置。


背景技术：

4.以碳化硅为材料且被用于电力控制的半导体装置，在具有比以硅为材料的半导体装置高的耐压的方面受到期待。
5.例如，在对高电压进行开关时，有时在关断动作时产生漏极-源极电压(vds)冲击。期望降低这样的vds的冲击。


技术实现要素：

6.本发明的实施方式提供能够降低漏极-源极电压(vds)冲击的碳化硅半导体装置。
7.实施方式的碳化硅半导体装置包括：第一电极；第二电极；第一半导体层，设置在所述第一电极与所述第二电极之间，包括碳化硅；包括碳化硅的第一导电型的多个第一半导体柱区域；以及包括碳化硅的第二导电型的第二半导体柱区域。第一半导体柱区域包括：第一区域，具有第一杂质浓度；以及第二区域，在与从所述第一电极朝向所述第二电极的第一方向正交的第二方向上与所述第一区域并列，且具有比所述第一杂质浓度浓的第二杂质浓度，所述第一半导体柱区域设置在所述第一半导体层与所述第二电极之间。第二半导体柱区域包括：第三区域，具有第三杂质浓度；以及第四区域，在所述第二方向上与所述第三区域并列，且具有比所述第三杂质浓度浓的第四杂质浓度，所述第二半导体柱区域设置在所述第一半导体层与所述第二电极之间，在所述第二方向上位于所述第一半导体柱区域之间。
附图说明
8.图1是表示第一实施方式的碳化硅半导体装置的结构的一例的示意剖视图。
9.图2是表示第一实施方式的碳化硅半导体装置的第一半导体柱区域以及第二半导体柱区域的平面图案的一例的图。
10.图3是表示第一实施方式的碳化硅半导体装置的第一半导体柱区域以及第二半导体柱区域的平面图案的一例的图。
11.图4是表示掩模的一例的示意剖视图。
12.图5是表示超结层的形成方法的一例的流程图。
13.图6是表示掩模的一例的示意剖视图。
14.图7是表示第一实施方式的碳化硅半导体装置的n型杂质浓度的分布图的一例的
图。
15.图8是表示第一实施方式的碳化硅半导体装置的p型杂质浓度的分布图的一例的图。
16.图9的(a)、(b)是表示本第一实施方式的碳化硅半导体装置和比较例的半导体装置中的关断时的耗尽层的扩展的概念图。
17.图10是例示图9所示的vds的变化的曲线图。
18.图11是表示第二实施方式的碳化硅半导体装置的结构的一例的示意剖视图。
19.图12是表示第三实施方式的碳化硅半导体装置的结构的一例的示意剖视图。
20.图13是表示第四实施方式的碳化硅半导体装置的结构的一例的示意剖视图。
21.图14是表示第五实施方式的碳化硅半导体装置的结构的一例的示意剖视图。
22.图15是表示第六实施方式的碳化硅半导体装置的结构的一例的示意剖视图。
23.图16是表示第七实施方式的碳化硅半导体装置的结构的一例的示意剖视图。
24.图17是表示第八实施方式的碳化硅半导体装置的结构的一例的示意剖视图。
25.图18的(a)、(b)是用于说明模拟条件的图。
26.图19是表示模拟结果的一例的图。
27.图20是表示模拟结果的一例的图。
28.图21是表示模拟结果的一例的图。
29.图22是表示模拟结果的一例的图。
30.图23是表示模拟结果的一例的图。
31.图24是用于说明其他模拟条件的图。
32.图25是表示其他模拟结果的一例的图。
33.图26是表示其他模拟结果的一例的图。
34.图27是表示其他模拟结果的一例的图。
35.图28是表示其他模拟结果的一例的图。
具体实施方式
36.以下，参照附图对本发明的实施方式进行说明。
37.附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。即使在表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。
38.在本技术说明书和各图中，对于与已出现的图在前面叙述过的要素相同的要素标注相同的附图标记并适当省略详细的说明。
39.(第一实施方式)
40.图1是表示以碳化硅(sic)为材料的碳化硅半导体装置30的结构的一例的示意剖视图。另外，在本实施方式中，作为一例，将第一导电型设为n型，将第二导电型设为p型来进行说明。另外，在图1中，将从漏极电极(第一电极)31朝向源极电极(第二电极)37的方向设为第一方向，将与该第一方向正交的方向设为第二方向。另外，将与第一方向以及第二方向正交的方向设为第三方向。
41.图1是表示本实施方式的碳化硅半导体装置30的结构的一例的示意剖视图。
42.基板1例如是以碳化硅为材料的单晶块基板。在本实施方式中，基板1例如为n型。基板1所包括的n型杂质的浓度例如为1
×
10
20
/cm3。基板1的厚度例如为350μm至500μm。n型杂质例如为氮(n)或磷(p)。
43.半导体层2以碳化硅为材料通过外延生长而形成在基板1的主面上。半导体层2例如为n型。另外，半导体层2的n型杂质的浓度例如为1
×
10
18
/cm3。半导体层2的厚度例如为3μm。
44.在与半导体层2的主面大致垂直的方向(第一方向)上层叠以碳化硅为材料的超结层sj。超结层sj形成为具有第一半导体柱区域3和第二半导体柱区域4在与半导体层2的主面大致平行的方向(第二方向)上交替排列的周期性结构。
45.第一半导体柱区域3是包含n型杂质的n型的柱区域。第一半导体柱区域3包括第一浓度(第一杂质浓度)的第一区域3a和比第一浓度高的第二浓度(第二杂质浓度)的第二区域3b。另外，在与半导体层2的主面大致平行的方向(第二方向)上，第二区域3b形成在2个第一区域3a之间。在本实施方式中，第一半导体柱区域3的导电型例如为n型。n型杂质例如为氮(n)或磷(p)。第一区域3a的第一浓度优选为1
×
10
16
/cm3～1
×
10
17
/cm3，但在本实施方式中，例如为5
×
10
16
/cm3。第二区域3b的第二浓度优选为5
×
10
16
/cm3～5
×
10
17
/cm3，但在本实施方式中，例如为1
×
10
17
/cm3。第一区域3a的宽度(1/2)w例如为0.5μm，第二区域3b的宽度w例如为1.0μm。另外，在本实施方式中，“宽度”表示与半导体层2的主面大致平行的方向上的长度。
46.第二半导体柱区域4是包含p型杂质的p型的柱区域。第二半导体柱区域4包括第三浓度(第三杂质浓度)的第二区域4a和比第三浓度高的第四浓度(第四杂质浓度)的第四区域4b。另外，在与半导体层2的主面大致平行的方向(第二方向)上，第四区域4b形成在2个第三区域4a之间。在本实施方式中，第二半导体柱区域4的导电型例如为p型。第二杂质例如是硼(b)或铝(al)。第三区域4a的第三浓度优选为1
×
10
16
/cm3～1
×
10
17
/cm3，但在本实施方式中，例如为5
×
10
16
/cm3。第四区域4b的第四浓度优选为5
×
10
16
/cm3～5
×
10
17
/cm3，但在本实施方式中，例如为1
×
10
17
/cm3。第三区域4a的宽度(1/2)w例如为0.5μm，第四区域4b的宽度w例如为1.0μm。
47.第一半导体柱区域3及第二半导体柱区域4通过反复进行外延生长和n型杂质、p型杂质的离子注入而形成为规定的柱深度。这样形成的超结层sj的厚度例如为10.0μm。外延生长的1层的厚度例如优选为0.5μm～4.0μm，但在本实施方式中，例如为2.0μm。另外，由基板1、半导体层2以及超结层sj构成的半导体元件的耐压例如为1200v。
48.第一半导体柱区域3及第二半导体柱区域4的半导体层2的主面上的平面图案可以如图2所示那样为沿第三方向延伸的条纹状，也可以如图3所示那样为岛状。在图3中，第二半导体柱区域4是矩形状的区域，第一半导体柱区域3成为包围第二半导体柱区域4的矩形状的区域。另外，在图2、图3中，ar表示有源区域，在图1中表示出有源区域ar内的剖面结构。
49.在基板1的供半导体层2形成的面的相反面形成有漏极电极31。在超结层sj的上侧面形成有p基底32。p基底32形成在第二半导体柱区域4的上侧、且两端与相邻的第一半导体柱区域3的第二区域3b的一部分连接。另外，在p基底32的上侧面的一部分形成有源极层33。源极层33的中央部分以与区域4b相同的p型形成，端部分以n型形成。另外，在各p基底32之间形成有柱34。支柱34例如为n型。
50.以与相邻的2个源极层33的端部重叠的方式形成绝缘膜35。绝缘膜35中包括栅极电极36。绝缘膜35的源极层33侧由二氧化硅(sio2)构成。绝缘膜35的与源极层33相反的一侧由二氧化硅构成。栅极电极36例如是以多晶硅为材料的掺杂有硼的p型。另外，也可以设为掺杂了磷的n型。在源极层33及绝缘膜35的上侧形成源极电极37。即，本实施方式的碳化硅半导体装置30是平面栅型的sj-mosfet(metal-oxide-semiconductor field-effect transistor)类型的碳化硅半导体装置。
51.接着，对碳化硅半导体装置30的超结层sj的形成方法进行说明。
52.图4是用于说明在超结层sj的形成时使用的掩模的示意剖视图，图5是表示超结层sj的形成方法的一例的流程图。
53.如图4所示，为了形成超结层sj，使用例如4个掩模m11～m14。为了容易理解各掩模m11～m14的不同，在第一半导体柱区域3及第二半导体柱区域4的上侧排列图示各掩模m11～m14。掩模m11是用于形成第一区域3a的掩模，掩模m12是用于形成第二区域3b的掩模，掩模m13是用于形成第三区域4a的掩模，掩模m14是用于形成第四区域4b的掩模。因此，掩模m11～m14的开口部与第一区域3a、第二区域3b、第三区域4a及第四区域4b分别为相同尺寸。另外，各掩模m11～m14是对在超结层sj的主面上通过cvd(chemical vapor deposition：化学气相沉积)法沉积的、发挥充分的离子注入阻止能力的膜厚的sio2膜(udo：un-doped oxide)通过光刻和干式蚀刻而形成的离子注入掩模。sio2掩模的膜厚优选为0.5μm～2.0μm，例如为1μm。另外，也可以适当选择具有充分的离子注入阻止能力的掩模材料和厚度。
54.如图5所示，例如，在基板1上或前1个形成的第一半导体柱区域3及第二半导体柱区域4的上侧，形成以碳化硅为材料的外延生长层(st101)。接着，在外延生长层的上侧配置掩模m11(st102)，在相当于第一区域a的部分离子注入n型杂质，使相当于第一区域3a的部分成为第一浓度(st103)。
55.接着，在外延生长层的上侧配置掩模m12(st104)，在相当于第二区域3b的部分离子注入n型杂质，使相当于第一区域3b的部分成为第二浓度(st105)。接着，在外延生长层的上侧配置掩模m13(st106)，在相当于第三区域4a的部分离子注入p型杂质，使相当于第三区域4a的部分成为第三浓度(st107)。接着，在外延生长层的上侧配置掩模m14(st108)，在相当于第四区域4b的部分离子注入p型杂质，使相当于第四区域4b的部分成为第四浓度(st109)。
56.然后，判定层叠是否结束(st110)，在规定的层叠未结束的情况下(st110：否)，处理返回到步骤st101，执行步骤st101～st109的处理。另外，在层叠结束的情况下(st110：是)，进行p基底32等的形成、退火处理等，完成半导体装置(st111)。由此，形成第一浓度的第一区域3a、第二浓度的第二区域3a、第三浓度的第三区域4a以及第四浓度的第四区域4b。
57.另外，在本具体例中，使用图4中说明的掩模m11～m14形成第一区域3a、第二区域3b、第三区域4a及第四区域4b的情况进行了说明，但不限于此，也可以使用图6所示的掩模m21～m24。
58.掩模m21、m23的开口部与第一半导体柱区域3(第一区域3a、第二区域3b)、第二半导体柱区域4(第三区域4a、第四区域4b)分别对应，掩模m22、m24的开口部与第二区域3b、第四区域4b分别对应。
59.在使用了该掩模m21～m24的情况下，首先，使用掩模m21向第一半导体柱区域3离
子注入杂质而形成成为第一浓度的区域，之后，使用掩模m22形成成为第二浓度的第二区域3b。同样地，使用掩模m23向第二半导体柱区域4离子注入杂质而形成成为第三浓度的区域，之后，使用掩模m24离子注入杂质而形成成为第四浓度的第四区域4b。这样，也可以形成超结层sj。
60.接下来，对碳化硅半导体装置30的杂质浓度的分布图进行说明。
61.图7是n型杂质浓度的分布图，图8是p型杂质浓度的分布图。图7、图8所示的分布图是超结层sj的例如图1所示的剖面、以及规定的深度处的杂质浓度的分布图。另外，在本说明书中，“杂质浓度”是指有助于半导体的导通的有效杂质浓度，在某区域中包括成为施主的杂质和成为受主的杂质这两者的情况下，是指除去了抵消量后的浓度。
62.如图7所示，n型杂质的分布图中，2个第一区域3a为第一浓度，该2个第一区域3a之间的第二区域3b为第二浓度。另外，如图8所示，p型杂质的分布图中，2个第二区域3b为第三浓度，该2个第三区域4a之间的第四区域4b为第四浓度。这样，n型杂质和p型杂质的分布图为阶梯状，成为所谓的箱分布图。
63.接下来，对碳化硅半导体装置30的动作进行说明。
64.在碳化硅半导体装置30中，当对栅极电极36施加规定的电压时，在其正下方的p基底32的表面附近形成沟道，源极层33与第一半导体柱区域3a、3b导通。其结果，经由源极层33、第一半导体柱区域3a、3b、半导体层2，在源极电极37与漏极电极31之间形成主电流路径，这些主电极间成为导通状态。这样，碳化硅半导体装置30构成为能够通电。另外，当对栅极电极36施加的电压停止时，在其正下方的p基底32的表面附近形成的沟道消失，源极层33与第一半导体柱区域3a、3b不导通。其结果，在源极电极37与漏极电极31之间不形成主电流路径，这些主电极间成为截止状态。这样，在碳化硅半导体装置30中，切换导通状态、截止状态。将从导通状态切换为截止状态的情况称为关断，将从截止状态切换为导通状态称为开启接。
65.图9是表示本实施方式的碳化硅半导体装置30和比较例的半导体装置中的关断时的耗尽层的扩展的概念图。图9的(a)表示碳化硅半导体装置30的第一半导体柱区域3、第二半导体柱区域4中的耗尽层dl的扩展，图9的(b)表示作为比较例的n型柱区域13、p型柱区域14中的耗尽层dl的扩展。图9的(a)、(b)表示耗尽层dl从pn界面扩展的情形，从上到下依次以4个等级表示经时变化。另外，在图9的(a)、(b)中，vds也随时间上升。比较例的柱区域13、14是杂质浓度分别大致均匀即在本实施方式的碳化硅半导体装置30中不设置第一区域3a和第三区域4a的结构。
66.均伴随着关断时的漏极-源极电压(vds)的上升，耗尽层dl扩展到左右的柱区域。在比较例的情况下，耗尽层dl伴随着vds的上升而一下子扩展，柱区域13、14完全耗尽化。与此相对，在本实施方式的半导体装置30中，在耗尽层dl伴随vds的上升而扩展到第一区域3a、第三区域4a之后，在第二区域3b、第四区域4b中杂质浓度高，因此耗尽层dl的扩展得到抑制。即，完全耗尽之前的耗尽层dl的扩展速度变慢，耗尽层平缓地扩展。
67.图10是例示图9所示的vds的变化的曲线图。在图10中，横轴表示关断的经过时间，纵轴为电压v。在关断动作时，耗尽层dl一下子扩展，柱区域13、14骤然完全耗尽时，会产生反馈电容crss的急剧变化，因此vds跃升，产生所谓的冲击。反馈电容crss是与栅极-漏极间容量cgd相等的电容。v(br)dss是漏极-源极间击穿电压。v(br)dss是漏极-源极间的耐压。
在比较例中，所产生的冲击表示出了超过v(br)dss这一情况。
68.与此相对，本实施方式的碳化硅半导体装置30在第一半导体柱区域3和第二半导体柱区域4中，柱中心部分(第二区域3b、第四区域4b)的杂质浓度(第二浓度、第四浓度)浓，与柱中心部分相邻的区域(第一区域3a、第三区域4a)的杂质浓度(第一浓度、第二浓度)淡。即，本实施方式的碳化硅半导体装置30的第一半导体柱区域3以及第二半导体柱区域4均具有杂质浓度明显不同的区域。
69.根据本实施方式，如图9的(a)所例示的那样，通过设置高浓度的第二区域3b、第四区域4b，能够在关断动作时耗尽层dl的扩展速度变慢。其结果，能够使完全耗尽时的电容crss的变化平缓。如图10的虚线所示，在本实施方式中，表示出了在关断的最后阶段，每单位时间的vds的变化，即dvds/dt变得平缓，产生的冲击不超过v(br)dss。即，本实施方式的碳化硅半导体装置30能够抑制因vds的跃升引起的冲击。
70.更详细地进行说明，耗尽层从浓度薄的第一区域3a和第三区域4a的界面向浓度浓的第二区域3b和第四区域4b扩展。因此，例如，在关断时的最后阶段，当耗尽层到达第二区域3b和第四区域4b时，浓度从第一浓度变为第二浓度，以及从第三浓度变为第四浓度。即，由于杂质浓度变高，因此耗尽层难以在横向上延伸。因此，与比较例的半导体装置相比，静电电容的变化变得平稳，源极-漏极电压的变化被抑制。由此，与比较例的半导体装置相比，本实施方式的碳化硅半导体装置30能够抑制因超过漏极-源极间击穿电压v(br)dss的冲击电压而导致的碳化硅半导体装置30的破坏。
71.在此，例如，在使用硅作为半导体装置的材料的情况下，在离子注入后的热处理时，杂质在各柱间扩展。因此，若在与图7、图8所示的分布图相同的条件下进行比较，则以硅为材料的情况下的分布图成为以柱中心部分的中心的浓度为顶点而浓度平缓地下降的形状。
72.与此相对，本实施方式的碳化硅半导体装置30使用碳化硅作为材料。由于碳化硅中的杂质的扩展系数比硅中的扩展系数低，因此在活化热处理时，n型杂质及p型杂质分别停留在第一半导体柱区域3内和第二半导体柱区域4内，扩展平缓。因此，在第一半导体柱区域3以及第二半导体柱区域4的每一个中，如图7、图8所示，能够容易地形成杂质浓度不同的大致阶梯状的浓度分布图。即，根据本实施方式，例如能够精密地控制高浓度的第二区域3b、第四区域4b的杂质浓度、区域宽度w。由此，碳化硅半导体装置30精密地控制耗尽层的扩展变得容易，能够控制关断时的电容的变化以及与之相伴的vds冲击的产生。
73.进而，在本实施方式中，如上所述，第一浓度与第三浓度大致(实质上)为相同浓度，第二浓度与第四浓度大致(实质上)为相同浓度。由此，碳化硅半导体装置30能够保持第一半导体柱区域3和第二半导体柱区域4的电荷平衡。
74.另外，在碳化硅半导体装置30中，也可以在半导体层2上设置n型缓冲层。通过设置n型缓冲层，能够防止在半导体层2中产生直接离子注入的区域。
75.此外，在上述实施方式中，对第一半导体柱区域3和第二半导体柱区域4均形成杂质浓度不同的区域的情况进行了说明，但不限于此。例如，也可以将第一半导体柱区域3形成为如已叙述的第一区域3a、第二区域3b那样杂质浓度不同，将第二半导体柱区域4形成为杂质浓度的浓度以第三区域4a的杂质浓度均匀。
76.另外，由基板1、半导体层2、第一半导体柱区域3以及第二半导体柱区域4构成的超
结结构不仅能够应用于平面栅型的sj-mosfet类型的半导体装置，还能够应用于其他类型的半导体装置。以下，对将本实施方式的超结结构应用于其他类型的半导体装置的情况进行说明。
77.(第二实施方式)
78.第二实施方式是沟槽栅型的sj-mosfet(metal-oxide-semiconductor field-effect transistor)类型的碳化硅半导体装置。以下，对与第一实施方式不同的结构进行说明。另外，对与第一实施方式相同的结构标注相同的附图标记，关于它们省略详细的说明。
79.图11是表示本实施方式的碳化硅半导体装置40的结构的一例的示意剖视图。图12是表示碳化硅半导体装置40的结构的一例的另一示意剖视图。
80.如图11所示，在基板1的下侧形成漏极电极41。在第二半导体柱区域4的上侧且在沟槽t的下侧形成p型半导体区域42。另外，在第一半导体柱区域3的上侧形成n型半导体区域43。
81.在n型半导体区域43的上侧形成p基底44。在p基底44的上侧面形成源极层45。以贯穿源极层45、p基底44以及n型半导体区域43的方式且以埋入p型半导体区域42的方式形成沟槽t。栅极电极47隔着绝缘膜46形成在沟槽t内。将绝缘膜46的源极层45、p基底44以及n型半导体区域43贯穿的部分由在界面实施了含有氮的no酸氮化处理的二氧化硅(sio2)构成。源极层45的上侧的绝缘膜46由二氧化硅构成。在源极层45及沟槽t的上侧形成源极电极48。
82.在图11所示的示意剖视图中，p型半导体区域42与p基底44未连接，但在图12所示的示意剖视图中，以p型半导体区域42与p基底44连接的方式形成有p型半导体区域42。
83.这样，在沟槽栅型的sj-mosfet类型的碳化硅半导体装置40中，也能够起到与第一实施方式相同的效果。
84.以下，参照图13～图19，对沟槽栅型的sj-mosfet类型的碳化硅半导体装置的变形例进行说明。因此，对与第二实施方式的碳化硅半导体装置40的不同点进行详细说明。另外，对与第一、第二实施方式相同的结构标注相同的附图标记，对于它们省略详细的说明。
85.(第三实施方式)
86.图13是表示本实施方式的碳化硅半导体装置60的结构的一例的示意剖视图。
87.如图13所示，与碳化硅半导体装置40相比，不同点在于，碳化硅半导体装置60在超结层sj的第二半导体柱区域4的上侧、且在p基底44的下侧形成有p型半导体区域61。沟槽t以埋入到在第一半导体柱区域3的上侧形成的n型半导体区域62的方式形成。在这样的沟槽栅型的sj-mosfet类型的碳化硅半导体装置60中，也能够起到与第二实施方式同样的效果。
88.(第四实施方式)
89.图14是表示本实施方式的碳化硅半导体装置70的结构的一例的示意剖视图。图15是表示碳化硅半导体装置70的结构的一例的另一示意剖视图。
90.如图14所示，与碳化硅半导体装置40相比，不同点在于，碳化硅半导体装置70在超结层sj的第二半导体柱区域4的上侧、且在p基底44的下侧形成有p型半导体区域71。而且，不同点还在于，碳化硅半导体装置70在包括第一区域3a及第二区域3b的一部分在内的部分的上侧、且在绝缘膜46的下侧形成有p型半导体区域72。进而，n型半导体区域73沿着各第一区域3a的端部上、以及p型半导体区域72上、且p型半导体区域72的壁面地、且与p型半导体
区域71相邻地配置。以绝缘膜46的下侧的一部分埋入于p型半导体区域72的方式形成沟槽t。
91.在图14所示的示意剖视图中，p型半导体区域72与p基底44未连接，但在图15所示的剖面中，以p型半导体区域72与p基底44连接的方式形成有p型半导体区域72。
92.在这样的沟槽栅型的sj-mosfet类型的碳化硅半导体装置70中，也能够起到与第二实施方式同样的效果。
93.此外，在沟槽栅型的sj-mosfet类型的碳化硅半导体装置中，能够适当调整将超结层sj与p基底44电连接的n型半导体区域以及p型半导体区域的结构以及数量。
94.(第五实施方式)
95.接着，对pn(p-n)二极管类型的碳化硅半导体装置10进行说明。以下，对与第一实施方式不同的结构进行说明。另外，对与第一实施方式相同的结构标注相同的附图标记，对于它们省略详细的说明。
96.如图16所示，碳化硅半导体装置10包括基板1、半导体层2、超结层sj、p型半导体层11、阴极电极5和阳极电极6。p型半导体层11设置在超结层sj与阳极电极6之间。超结层sj与碳化硅半导体装置30为相同的结构，因此反向偏置时的超结层sj的耗尽层的动作与碳化硅半导体装置30相同。
97.在基板1的设置有半导体层2的面的相反侧面设置有阴极电极5。另外，在第一半导体柱区域3及第四半导体柱区域4的上表面(与半导体层2侧相反侧的面)隔着p型半导体层11设置有阳极电极6。阴极电极5及阳极电极6以金属为材料。p型半导体层11在本实施方式中，碳化硅为材料，包括第一层11a和第二层11b。在超结层sj的上侧面形成第一层11a，在第一层11a与阳极电极6之间形成第二层11b。
98.第一层11a及第二层11b包含p型杂质例如铝。第一层11a为p型，杂质浓度例如为1
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/cm3。另外，第一层11a的厚度例如为0.2μm。第二层11b为p型，杂质浓度例如为1
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/cm3。另外，第二层11b的厚度例如为0.2μm。在这样构成的pn二极管类型的碳化硅半导体装置20中，也能够起到与第一实施方式相同的效果。
99.(第六实施方式)
100.接着，对肖特基势垒二极管(sbd)类型的碳化硅半导体装置20进行说明。以下，对与第一实施方式不同的结构进行说明。另外，对与第一、第五实施方式相同的结构标注相同的附图标记，对于它们省略详细的说明。
101.图17是表示本实施方式的碳化硅半导体装置20的结构的一例的示意剖视图。
102.如图17所示，碳化硅半导体装置20的超结层sj与阳极电极6连接，与碳化硅半导体装置10相比，不同点在于没有形成i形半导体层11。阳极电极6与第一半导体柱区域3肖特基接合，与第二半导体柱区域4欧姆连接。超结层sj与碳化硅半导体装置30为相同的结构，因此反向偏置时的超结层sj的耗尽层的动作与碳化硅半导体装置30相同。这样，在肖特基势垒二极管类型的碳化硅半导体装置20中，也能够起到与第一实施方式相同的效果。
103.(模拟结果)
104.接着，对在已叙述的各碳化硅半导体装置中使用的超结层sj中，施加的电压变大的情况下产生的变化的模拟结果进行说明。本模拟使用在第六实施方式中说明的sbd类型的碳化硅半导体装置20的结构。碳化硅半导体装置20的阳极-阴极间电容c相当于已叙述的
mosfet类型的碳化硅半导体装置30、40、60、70的输出电容coss，因此输出电容coss和反馈电容crss相关。因此，通过模拟sbd类型的碳化硅半导体装置20的结构的电容特性，也能够检查mosfet类型的碳化硅半导体装置的crss的动作。输出电容coss是通过将漏极-源极间电容cds和栅极-漏极间电容cgd相加而获得的电容。
105.图18的(a)是作为比较例的碳化硅半导体装置的超结结构的模拟条件，图18的(b)表示本实施方式的超结结构的模拟条件。
106.如图18的(a)所示，作为比较例的超结结构具有第一半导体柱区域n和第二半导体柱区域p。在第一半导体柱区域n和第二半导体柱区域p中，设为相同宽度w，各杂质浓度设为相同的浓度d。即，是在第一半导体柱区域n和第二半导体柱区域p中杂质浓度均匀的情况。
107.如图18的(b)所示，本实施方式的超结结构从第一半导体柱区域3的中心起具有端部，并从与该第一半导体柱区域3的端部侧相邻的第二半导体柱区域4的中心具有端部。第一半导体柱区域3、第二半导体柱区域4的宽度为宽度w，第一区域3a、第二区域3b、第三区域4a及第四区域4b的宽度为宽度w的一半。另外，第二区域3b、第四区域4b的杂质浓度为比较例的浓度d的1.5倍。第一区域3a、第三区域4a的杂质浓度进行浓度d的一半的情况和浓度d的情况这2个模式的模拟。
108.图19是表示在反向偏置时对第一电极(阴极电极)e1及第二电极(阳极电极)e2施加的反向电压vr为0v时的模拟结果的一例的图。
109.以如图19的(a)、(b)所示那样的、在第一半导体柱区域n及第二半导体柱区域p、以及第一半导体柱区域3及第二半导体柱区域4的下侧分别配置第一电极e1、且在第二半导体柱区域p及第二半导体柱区域4的上侧分别配置第二电极e2的、所谓的肖特基结构进行模拟。模拟中使用的温度为25度。
110.在电压vds为0v的情况下，图19的(a)所示的耗尽层dl1和图19的(b)所示的耗尽层dl2大致相同。
111.图20是表示使电压vds从0v上升的情况下的静电电容的变化的模拟结果的一例的图。
112.在图20中，曲线g1是图18的(a)所示的比较例的超结结构的模拟结果，曲线g2、g3是图18的(b)所示的本实施方式的超结结构的模拟结果。曲线g2表示第一区域3a、第三区域4a的浓度为浓度d的一半的情况，曲线g3表示第一区域3a、第三区域4a的浓度为浓度d的情况。
113.与曲线g1相比，曲线g2、曲线g3的静电电容的变化平缓。由此可知，冲击电压的急剧变化也变得平缓。另外，与曲线g2相比，曲线g3的静电电容的变化平缓。这表示减小第二区域3b及第四区域4b与第一区域3a及第三区域4a的浓度差时，静电电容的变化变得平缓。
114.图21～图23是表示使反向电压vr上升的情况下的耗尽层的变化的模拟结果的一例的图。
115.图21是表示图18的(a)所示的比较例的超结结构的耗尽层的变化的模拟结果的一例的图。图21的(a)～(d)分别是反向电压vr为25v、50v、75v、100v的情况。在各电压25v、50v、75v、100v分别对应于耗尽层dl11～dl14。
116.图22是表示第一区域3a、第三区域4a的浓度为浓度d的一半的情况下的超结结构的耗尽层的变化的模拟结果的一例的图。图22的(a)～(d)分别是反向电压vr为25v、50v、
75v、100v的情况。耗尽层dl21～dl24分别对应于各电压25v、50v、75v、100v。
117.图23是表示第一区域3a、第三区域4a的浓度为浓度d的情况下的超结结构的耗尽层的变化的模拟结果的一例的图。图23的(a)～(d)分别是电压vds为25v、50v、75v、100v的情况。各电压25v、50v、75v、100v分别对应耗尽层dl31～dl34。
118.参照图21～图23，对于作为比较例的超结结构，本实施方式的超结结构在耗尽化的最后阶段，耗尽层的扩展变得平缓。另外，与图22所示的耗尽层的dl21～dl24的变化相比，图23所示的耗尽层dl31～dl34的变化更平缓。
119.因此，可知：通过具有本实施方式的超结结构，能够在关断时使耗尽层的变化平缓，能够减小超过漏极-源极间击穿电压v(br)dss的冲击电压。这样，通过在第一半导体柱区域3和第二半导体柱区域4分别在中心部分(第二区域3b、第四区域4b)形成杂质浓度较浓的区域，由此上述实施方式的碳化硅半导体装置分别能够抑制因超过漏极-源极间击穿电压v(br)dss的冲击电压而导致的碳化硅半导体装置的破坏。另外，表示出了如下情况：减小第二区域3b及第四区域4b与第一区域3a及第三区域4a的浓度差时，静电电容的变化变得平缓。
120.(其他实施方式)
121.接着，对其他实施方式进行说明。
122.该其他实施方式的超结结构不同。更详细而言，如图24所示，形成相当于第二区域3b的上侧部分的区域3c、区域3d来代替第二区域3a，形成区域4d以及区域4c来代替第四区域4b。区域3c形成在图示的上侧，区域3d形成在图示的下侧，区域4d形成在图示的上侧，区域4c形成在图示的下侧。在本实施方式中，区域3c、3d以及区域4c、4d为相同的柱深度。区域3c、区域4c的杂质浓度分别与第一区域3a、第三区域4a相同且为浓度d。另一方面，区域3d、区域4d的杂质浓度分别为第一区域3a、第三区域4a的浓度d的1.5倍。即，在图26的左下侧的区域3d以及右上侧的区域3d形成杂质浓度浓的区域。
123.(其他实施方式的模拟结果)
124.接着，对模拟结果进行说明。
125.如在图24中详细说明的那样，除了杂质浓度浓的区域不同这一点以外，在与已叙述的模拟条件相同的条件下进行了正式的模拟。简单地说，模拟条件的差异在于，在第二区域3b中，仅下侧一半的区域3d成为第二浓度(浓度d的1.5倍)，上侧一半的区域3c成为第一浓度(浓度d)，在第四区域4b中，仅上侧一半的区域4d成为第四浓度(浓度d的1.5倍)，下侧一半的区域4c成为第三浓度(浓度d)。
126.图25是表示在关断时对第一电极e1以及第二电极e2施加的反向电压vr为0v的情况下的模拟结果的一例的图。
127.在反向电压vr为0v的情况下，图25的(a)所示的耗尽层dl41及图25的(b)所示的耗尽层dl42大致相同。
128.图26是表示使反向电压vr上升的情况下的静电电容的变化的模拟结果的一例的图。另外，在该模拟中，以对数标度表示静电电容。
129.在图26中，曲线g11是成为图26的(a)所示的比较例的超结结构的模拟结果，曲线g12是图24所示的本其他实施方式的超结结构的模拟结果。
130.曲线g12与曲线g11相比，静电电容的变化平缓。由此，表示出了冲击电压的大小变
小这一情况。
131.图27是表示成为图18的(a)所示的比较例的超结结构的耗尽层的变化的模拟结果的一例的图。图27的(a)～(d)分别是电压vds为50v、80v、100v、200v的情况。各电压50v、80v、100v、200v分别对应耗尽层dl51～dl54。
132.图28是表示本其他实施方式的超结结构的耗尽层的变化的模拟结果的一例的图。图28的(a)～(d)分别是反向电压vr为50v、80v、100v、200v的情况。各电压50v、80v、100v、200v分别对应耗尽层dl61～dl64。
133.参照图27、图28可知，相对于成为比较例的超结结构，本其他实施方式的超结结构在关断时的末端中耗尽层的扩展变得平缓。因此，在具有本其他实施方式的超结结构的碳化硅半导体装置中，也能够起到与上述各实施方式的碳化硅半导体装置相同的效果。
134.以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包括在发明的范围或主旨内，并且包括在权利要求书所记载的发明及其等同的范围内。另外，前述的各实施方式能够相互组合来实施。

技术特征：
1.一种碳化硅半导体装置，具备：第一电极；第二电极；包括碳化硅的第一半导体层，设置在所述第一电极与所述第二电极之间；包括碳化硅的第一导电型的多个第一半导体柱区域，设置在所述第一半导体层与所述第二电极之间，且包括：具有第一杂质浓度的第一区域；以及第二区域，在与从所述第一电极朝向所述第二电极的第一方向正交的第二方向上与所述第一区域并列且具有比所述第一杂质浓度浓的第二杂质浓度；以及包括碳化硅的第二导电型的第二半导体柱区域，设置在所述第一半导体层与所述第二电极之间，在所述第二方向上位于所述第一半导体柱区域之间，且包括：具有第三杂质浓度的第三区域；以及第四区域，在所述第二方向上与所述第三区域并列且具有比所述第三杂质浓度浓的第四杂质浓度。2.根据权利要求1所述的碳化硅半导体装置，其中，还具备第二半导体层，该第二半导体层设置在所述第一半导体层与所述第一半导体柱区域以及所述第一半导体层与所述第二半导体柱区域之间。3.根据权利要求1所述的碳化硅半导体装置，其中，所述第一半导体柱区域是在所述第一半导体层上沿与所述第一方向及所述第二方向正交的方向延伸的条纹状的区域，所述第二半导体柱区域是在所述第一半导体层上与所述第一半导体柱区域相邻的条纹状的区域。4.根据权利要求1所述的碳化硅半导体装置，其中，所述第二半导体柱区域是所述第一半导体层中矩形状的区域，所述第一半导体柱区域是所述第一半导体层中包围所述第二半导体柱区域的矩形状的区域。5.根据权利要求1所述的碳化硅半导体装置，其中，在所述第二方向上，所述第二区域设置在2个所述第一区域之间，在所述第二方向上，所述第四区域设置在2个所述第二区域之间。6.根据权利要求1所述的碳化硅半导体装置，其中，所述第一杂质浓度与所述第三杂质浓度实质上相同，所述第三杂质浓度与所述第四杂质浓度实质上相同。7.根据权利要求1所述的碳化硅半导体装置，其中，所述第一区域的所述第一杂质浓度与所述第二区域的所述第二杂质浓度之间的浓度差为阶梯状，所述第三区域的所述第三杂质浓度与所述第四区域的所述第四杂质浓度之间的浓度差为阶梯状。8.根据权利要求1所述的碳化硅半导体装置，还具备：多个所述第一导电型的基底层，形成在所述第二半导体柱区域上以及两端与所述第二半导体柱区域相邻的所述第一半导体柱区域上，所述第二导电型的源极层，形成在所述基底层上，与所述第二电极连接；
所述第一导电型的柱区域，形成在所述第一半导体柱区域上以及所述多个基底层之间；以及栅极电极，隔着绝缘膜设置在所述基底层之上及所述源极层之上。9.根据权利要求1所述的碳化硅半导体装置，还具备：所述第二导电型的第一半导体区域，形成在所述第二半导体柱区域上；所述第一导电型的第二半导体区域，形成在所述第一半导体柱区域上以及所述第一半导体区域上；所述第二导电型的基底层，形成在所述第二半导体区域上；所述第一导电型的源极层，形成在所述基底层上，与所述第二电极连接；以及栅极电极，在与从所述第一电极朝向所述第二电极的方向正交的方向上，隔着绝缘膜而与所述源极层以及所述基底层相对。10.根据权利要求9所述的碳化硅半导体装置，其中，所述第一半导体区域具有：与所述基底层不连接的第一部分；以及与所述基底层连接的第二部分。11.根据权利要求1所述的碳化硅半导体装置，其中，所述第一导电型的第一半导体区域，形成在所述第一半导体柱区域上；所述第二导电型的第二半导体区域，形成在所述第二半导体柱区域上；所述第二导电型的基底层，形成在所述第一半导体区域及所述第二半导体区域上；所述第一导电型的源极层，形成在所述基底层上，与所述第二电极连接；以及栅极电极，在与从所述第一电极朝向所述第二电极的方向正交的方向上，隔着绝缘膜而与所述源极层以及所述基底层相对，所述绝缘膜形成为向所述第二电极侧突出。12.根据权利要求1所述的碳化硅半导体装置，还具备：所述第二导电型的第一半导体区域，形成在所述第二半导体柱区域上；所述第二导电型的第二半导体区域，跨所述第二区域上以及与该第二区域相邻的所述第一区域上的一部分而形成；所述第一导电型的第三半导体区域，形成在所述第二半导体区域上；所述第二导电型的基底层，形成在所述第一半导体区域及所述第三半导体区域上；所述第一导电型的源极层，形成在所述基底层上；以及栅极电极，在与从所述第一电极朝向所述第二电极的方向正交的方向上，隔着绝缘膜与所述基底层以及所述源极层相对。13.根据权利要求12所述的碳化硅半导体装置，其中，所述第二半导体区域具有：第一部分，与所述第一半导体区域不连接；以及第二部分，与所述第一半导体区域连接。14.根据权利要求1所述的碳化硅半导体装置，其中，在与从所述第一电极朝向所述第二电极的方向正交的方向上，所述第一区域的宽度与所述第三区域的宽度实质上相同，所述第二区域的宽度与所述第四区域的宽度实质上相
同。15.根据权利要求1所述的碳化硅半导体装置，其中，在与从所述第一电极朝向所述第二电极的方向正交的方向上，所述第一区域的宽度是所述第二区域的宽度的一半，所述第三区域的宽度是所述第四区域的宽度的一半。16.根据权利要求7所述的碳化硅半导体装置，其中，所述第一杂质浓度的浓度高于所述第二杂质浓度的浓度，所述第三杂质浓度的浓度高于所述第四杂质浓度的浓度。17.一种碳化硅半导体装置，具备：第一电极；第二电极；包括碳化硅的第一半导体层，设置在所述第一电极与所述第二电极之间；包括碳化硅的第一导电型的多个第一半导体柱区域，设置在所述第一半导体层与所述第二电极之间，且包括：具有第一杂质浓度的第一区域；以及第二区域，在与从所述第一电极朝向所述第二电极的第一方向正交的第二方向上与所述第一区域并列且具有比所述第一杂质浓度浓的第二杂质浓度；以及第二导电型的第二半导体柱区域，设置在所述第一半导体层与所述第二电极之间，在所述第二方向上位于所述第一半导体柱区域之间，且包括碳化硅。

技术总结
实施方式的碳化硅半导体装置包括：第一电极；第二电极；第一半导体层，设置在第一电极与第二电极之间，包括碳化硅；包括碳化硅的第一导电型的多个第一半导体柱区域；包括碳化硅的第二导电型的第二半导体柱区域。第一半导体柱区域设置在第一半导体层与第二电极之间，包括：第一区域，具有第一杂质浓度；第二区域，在与从第一电极朝向第二电极的第一方向正交的第二方向上与第一区域并列，且具有比第一杂质浓度浓的第二杂质浓度。第二半导体柱区域设置在第一半导体层与第二电极之间，在第二方向上位于第一半导体柱区域之间，还包括：第三区域，具有第三杂质浓度；第四区域，在第二方向上与第三区域并列，且具有比第三杂质浓度浓的第四杂质浓度。杂质浓度。杂质浓度。


技术研发人员：铃木拓马 河野洋志 田中克久
受保护的技术使用者：东芝电子元件及存储装置株式会社
技术研发日：2022.08.01
技术公布日：2023/10/7