一种大功率芯片的三维封装结构与封装工艺的制作方法

1.本发明涉及半导体的制造技术领域，具体为一种大功率芯片的三维封装结构与封装工艺。


背景技术：

2.芯片封装的主要功能包括：为半导体芯片提供机械支撑和环境保护，提供芯片稳定可靠的工作环境；提供半导体芯片与外部系统的电器连接，包括电源与信号；提供信号的输入和输出通路；提供热能通路，保证芯片正常散热。芯片封装直接影响着集成电路和器件的电、热、光和机械性能，还影响着其可靠性和制造成本；
3.着便携式电子系统复杂性的增加，对集成电路的低功率、轻型及小型封装的生产技术突出了越来越高的要求。为了满足这些要求，在x、y平面内的二维封装基础上，先进的封装技术已在ic制造行业开始出现，如多芯片模块(multichipmodule，mcm)就是将多个ic芯片按功能组合进行封装，将裸芯片沿z轴层叠在一起，采用多芯片封装结构，通过将两个或两个以上的芯片组合在单一封装结构中，三维封装首先突破传统的平面封装的概念，组装效率高达200％以上，它使单个封装体内可以堆叠多个芯片，实现了存储容量的倍增，因此也称之为叠层式3d封装。三维封装可以缩减电子产品整体电路结构体积，来使系统运行速度的限制最小化，此外，多芯片封装结构可减少芯片间连接线路的长度而降低信号延迟以及存取时间，提升电性功能。再则，它将多个不同功能芯片堆叠在一起，使单个封装体实现更多的功能，从而形成系统芯片封装新思路；最后，采用3d封装的芯片还有功耗低、速度快等优点，这使电子信息产品的尺寸和重量减小数十倍，广泛应用于手机、pda(personaldigitalassistant，个人数字助理)、数码相机等便携式电子产品；
4.将不同功能芯片堆叠，可以实现高密度、小尺寸、快速度等优势，然而，随着电子产品运用于通信高频领域，电子产品中各芯片和元器件容易相互产生电磁干扰，从而影响大功率芯片的正常输出，且芯片在使用过程中容易受到环境的腐蚀，导致其使用寿命降低，为此，我们提出一种大功率芯片的三维封装结构与封装工艺。


技术实现要素：

5.本发明的目的在于提供了一种大功率芯片的三维封装结构与封装工艺，解决了背景技术中的问题。
6.为实现上述目的，本发明提供如下技术方案：一种大功率芯片的三维封装结构，包括倒装芯片、晶圆、基板，所述晶圆顶端粘连有衬底，所述倒装芯片封装在衬底内部，所述倒装芯片底端固定安装有导电柱体，所述导电柱体固定安装在晶圆顶端，所述衬底顶端固定安装有抗干扰层，所述抗干扰层顶端固定安装有耐腐蚀层，所述晶圆顶端固定安装有导电金属层，所述晶圆底端固定安装有钝化层，所述基板顶端固定安装有介质层，所述晶圆底端与介质层之间固定安装有凸点，所述基板顶端固定安装有第一芯片。
7.优选的，所述抗干扰层为emi导电泡沫内衬。
8.优选的，所述耐腐蚀层是为氟树脂涂层。
9.优选的，所述导电金属层包括依次层叠形成的铝金属层与锌金属层。
10.优选的，所述凸点通过植球的方式形成。
11.优选的，所述凸点通过红外回流焊工艺装配于基板的顶端，所述导电柱体通过红外回流焊工艺倒装于导电金属层，红外回流焊的温度为150-200℃。
12.一种大功率芯片的三维封装工艺，包括以下步骤：
13.s1：准备一待封装的晶圆，在晶圆中焊接双面导通结构；
14.s2：在晶圆顶端粘连衬底，且在晶圆的正面形成导电互连层；
15.s3：在衬底中封装导电柱体与倒装芯片，再将倒装芯片固定再导电主体顶端；
16.s4：剥除晶圆背面的载体，然后再在晶圆的正面导电互连层贴载体进行保护；
17.s5：在衬底顶端粘连抗干扰层，在抗干扰层顶端粘连耐腐蚀层；
18.s6：在晶圆顶端焊接导电金属层，在晶圆底端焊接钝化层；
19.s7：在晶圆底端形成凸点，然后再提供一基板，将凸点焊接在与基板顶端，焊接温度在150-200℃；
20.s8：在基板上焊接上第一芯片。
21.本发明提供了一种大功率芯片的三维封装结构与封装工艺。该大功率芯片的三维封装结构与封装工艺具备以下有益效果：
22.(1)、该大功率芯片的三维封装结构与封装工艺，通过设置抗干扰层，可以大大提高芯片在封装后的抗干扰能力，从而可以保证大功率芯片的正常输出，通过设置耐腐蚀层，可以提高芯片的抗腐蚀能力，避免芯片受损，影响芯片的使用寿命；
23.(2)、该封装方法工艺流程相对简单，工艺复杂度较低，可提高封装效率，有利于降低生产成本并提高封装良率，且在缩小产品尺寸的同时也满足了低功率、轻型化产品的性能要求。
附图说明
24.图1为本发明整体结构示意图；
25.图2为本发明工艺流程图。
26.图中：1、倒装芯片；2、衬底；3、导电柱体；4、晶圆；5、凸点；6、基板；7、第一芯片；8、介质层；9、钝化层；10、双面导通结构；11、导电金属层；12、抗干扰层；13、耐腐蚀层。
具体实施方式
27.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
28.所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
29.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内
部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
30.如图1-2所示；
31.实施例一：
32.一种大功率芯片的三维封装结构，包括倒装芯片1、晶圆4、基板6，晶圆4顶端粘连有衬底2，倒装芯片1封装在衬底2内部，倒装芯片1底端固定安装有导电柱体3，导电柱体3固定安装在晶圆4顶端，衬底2顶端固定安装有抗干扰层12，抗干扰层12为emi导电泡沫内衬，抗干扰层12顶端固定安装有耐腐蚀层13，耐腐蚀层13是为氟树脂涂层晶圆4顶端固定安装有导电金属层11，导电金属层11包括依次层叠形成的铝金属层与锌金属层，晶圆4底端固定安装有钝化层9，基板6顶端固定安装有介质层8，晶圆4底端与介质层8之间固定安装有凸点5，凸点5通过植球的方式形成，凸点5通过红外回流焊工艺装配于基板6的顶端，导电柱体3通过红外回流焊工艺倒装于导电金属层11，红外回流焊的温度为150℃，基板6顶端固定安装有第一芯片7。
33.一种大功率芯片的三维封装工艺，包括以下步骤：
34.s1：准备一待封装的晶圆4，在晶圆4中焊接双面导通结构10；
35.s2：在晶圆4顶端粘连衬底2，且在晶圆4的正面形成导电互连层；
36.s3：在衬底2中封装导电柱体3与倒装芯片1，再将倒装芯片1固定再导电主体顶端；
37.s4：剥除晶圆4背面的载体，然后再在晶圆4的正面导电互连层贴载体进行保护；
38.s5：在衬底2顶端粘连抗干扰层12，在抗干扰层12顶端粘连耐腐蚀层13；
39.s6：在晶圆4顶端焊接导电金属层11，在晶圆4底端焊接钝化层9；
40.s7：在晶圆4底端形成凸点5，然后再提供一基板6，将凸点5焊接在与基板6顶端，焊接温度在150℃；
41.s8：在基板6上焊接上第一芯片7。
42.实施例二：
43.一种大功率芯片的三维封装结构，包括倒装芯片1、晶圆4、基板6，晶圆4顶端粘连有衬底2，倒装芯片1封装在衬底2内部，倒装芯片1底端固定安装有导电柱体3，导电柱体3固定安装在晶圆4顶端，衬底2顶端固定安装有抗干扰层12，抗干扰层12为emi导电泡沫内衬，抗干扰层12顶端固定安装有耐腐蚀层13，耐腐蚀层13是为氟树脂涂层晶圆4顶端固定安装有导电金属层11，导电金属层11包括依次层叠形成的铝金属层与锌金属层，晶圆4底端固定安装有钝化层9，基板6顶端固定安装有介质层8，晶圆4底端与介质层8之间固定安装有凸点5，凸点5通过植球的方式形成，凸点5通过红外回流焊工艺装配于基板6的顶端，导电柱体3通过红外回流焊工艺倒装于导电金属层11，红外回流焊的温度为200℃，基板6顶端固定安装有第一芯片7。
44.一种大功率芯片的三维封装工艺，包括以下步骤：
45.s1：准备一待封装的晶圆4，在晶圆4中焊接双面导通结构10；
46.s2：在晶圆4顶端粘连衬底2，且在晶圆4的正面形成导电互连层；
47.s3：在衬底2中封装导电柱体3与倒装芯片1，再将倒装芯片1固定再导电主体顶端；
48.s4：剥除晶圆4背面的载体，然后再在晶圆4的正面导电互连层贴载体进行保护；
49.s5：在衬底2顶端粘连抗干扰层12，在抗干扰层12顶端粘连耐腐蚀层13；
50.s6：在晶圆4顶端焊接导电金属层11，在晶圆4底端焊接钝化层9；
51.s7：在晶圆4底端形成凸点5，然后再提供一基板6，将凸点5焊接在与基板6顶端，焊接温度在200℃；
52.s8：在基板6上焊接上第一芯片7。
53.实施例三：
54.一种大功率芯片的三维封装结构，包括倒装芯片1、晶圆4、基板6，晶圆4顶端粘连有衬底2，倒装芯片1封装在衬底2内部，倒装芯片1底端固定安装有导电柱体3，导电柱体3固定安装在晶圆4顶端，衬底2顶端固定安装有抗干扰层12，抗干扰层12为emi导电泡沫内衬，抗干扰层12顶端固定安装有耐腐蚀层13，耐腐蚀层13是为氟树脂涂层晶圆4顶端固定安装有导电金属层11，导电金属层11包括依次层叠形成的铝金属层与锌金属层，晶圆4底端固定安装有钝化层9，基板6顶端固定安装有介质层8，晶圆4底端与介质层8之间固定安装有凸点5，凸点5通过植球的方式形成，凸点5通过红外回流焊工艺装配于基板6的顶端，导电柱体3通过红外回流焊工艺倒装于导电金属层11，红外回流焊的温度为175℃，基板6顶端固定安装有第一芯片7。
55.一种大功率芯片的三维封装工艺，包括以下步骤：
56.s1：准备一待封装的晶圆4，在晶圆4中焊接双面导通结构10；
57.s2：在晶圆4顶端粘连衬底2，且在晶圆4的正面形成导电互连层；
58.s3：在衬底2中封装导电柱体3与倒装芯片1，再将倒装芯片1固定再导电主体顶端；
59.s4：剥除晶圆4背面的载体，然后再在晶圆4的正面导电互连层贴载体进行保护；
60.s5：在衬底2顶端粘连抗干扰层12，在抗干扰层12顶端粘连耐腐蚀层13；
61.s6：在晶圆4顶端焊接导电金属层11，在晶圆4底端焊接钝化层9；
62.s7：在晶圆4底端形成凸点5，然后再提供一基板6，将凸点5焊接在与基板6顶端，焊接温度在175℃；
63.s8：在基板6上焊接上第一芯片7。
64.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个引用结构”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
65.尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
66.以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围。

技术特征：
1.一种大功率芯片的三维封装结构，包括倒装芯片(1)、晶圆(4)、基板(6)，其特征在于：所述晶圆(4)顶端粘连有衬底(2)，所述倒装芯片(1)封装在衬底(2)内部，所述倒装芯片(1)底端固定安装有导电柱体(3)，所述导电柱体(3)固定安装在晶圆(4)顶端，所述衬底(2)顶端固定安装有抗干扰层(12)，所述抗干扰层(12)顶端固定安装有耐腐蚀层(13)，所述晶圆(4)顶端固定安装有导电金属层(11)，所述晶圆(4)底端固定安装有钝化层(9)，所述基板(6)顶端固定安装有介质层(8)，所述晶圆(4)底端与介质层(8)之间固定安装有凸点(5)，所述基板(6)顶端固定安装有第一芯片(7)。2.根据权利要求1所述的一种大功率芯片的三维封装结构，其特征在于：所述抗干扰层(12)为emi导电泡沫内衬。3.根据权利要求1所述的一种大功率芯片的三维封装结构，其特征在于：所述耐腐蚀层(13)是为氟树脂涂层。4.根据权利要求1所述的一种大功率芯片的三维封装结构，其特征在于：所述导电金属层(11)包括依次层叠形成的铝金属层与锌金属层。5.根据权利要求1所述的一种大功率芯片的三维封装结构，其特征在于：所述凸点(5)通过植球的方式形成。6.根据权利要求1所述的一种大功率芯片的三维封装结构，其特征在于：所述凸点(5)通过红外回流焊工艺装配于基板(6)的顶端，所述导电柱体(3)通过红外回流焊工艺倒装于导电金属层(11)，红外回流焊的温度为150-200℃。7.一种大功率芯片的三维封装工艺，其特征在于：包括以下步骤：s1：准备一待封装的晶圆(4)，在晶圆(4)中焊接双面导通结构(10)；s2：在晶圆(4)顶端粘连衬底(2)，且在晶圆(4)的正面形成导电互连层；s3：在衬底(2)中封装导电柱体(3)与倒装芯片(1)，再将倒装芯片(1)固定再导电主体顶端；s4：剥除晶圆(4)背面的载体，然后再在晶圆(4)的正面导电互连层贴载体进行保护；s5：在衬底(2)顶端粘连抗干扰层(12)，在电子屏蔽层顶端粘连耐腐蚀层(13)；s6：在晶圆(4)顶端焊接导电金属层(11)，在晶圆(4)底端焊接钝化层(9)；s7：在晶圆(4)底端形成凸点(5)，然后再提供一基板(6)，将凸点(5)焊接在与基板(6)顶端，焊接温度在150-200℃；s8：在基板(6)上焊接上第一芯片(7)。

技术总结
本发明涉及半导体的制造技术领域，且公开了一种大功率芯片的三维封装结构，包括倒装芯片、晶圆、基板，所述晶圆顶端粘连有衬底，所述倒装芯片封装在衬底内部，所述倒装芯片底端固定安装有导电柱体，所述导电柱体固定安装在晶圆顶端，所述衬底顶端固定安装有抗干扰层，所述抗干扰层顶端固定安装有耐腐蚀层，所述晶圆顶端固定安装有导电金属层，所述晶圆底端固定安装有钝化层，所述基板顶端固定安装有介质层，通过设置抗干扰层，可以大大提高芯片在封装后的抗干扰能力，从而可以保证大功率芯片的正常输出，通过设置耐腐蚀层，可以提高芯片的抗腐蚀能力，避免芯片受损，影响芯片的使用寿命。命。命。


技术研发人员：刘洋
受保护的技术使用者：苏州锐思佰氪科技有限公司
技术研发日：2023.06.28
技术公布日：2023/10/11