一种半导体结构、半导体器件及半导体结构的制备方法与流程

1.本公开涉及半导体制造领域，尤其涉及一种半导体结构、半导体器件及半导体结构的制备方法。


背景技术：

2.在半导体结构，例如存储器结构中，晶体管结构是重要组成部分，通常一个晶体管结构和一个存储节点结构可以构成一个存储单元，存储单元可用于实现数据的存储功能。然而，随着半导体结构不断朝着小型化、高集成度的方向发展，在半导体结构的实际应用过程中，仍存在许多降低半导体结构的性能的因素。


技术实现要素：

3.本公开实施例提供了一种半导体结构，所述半导体结构包括：
4.衬底；
5.位于所述衬底上的柱状结构，所述柱状结构沿垂直于所述衬底平面的方向延伸；
6.第一介质层，所述第一介质层环绕所述柱状结构的侧壁；
7.半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，所述半导体层覆盖所述第一介质层的侧壁；
8.第一导电线，所述第一导电线环绕所述沟道区的侧壁且沿第一方向延伸；其中，所述第一方向平行于所述衬底的平面。
9.在一些实施例中，所述第一极、所述沟道区和所述第二极的材料均包括氧化物半导体材料，且所述第一极和所述第二极的材料包括掺杂的氧化物半导体材料。
10.在一些实施例中，所述半导体结构还包括：
11.沿第二方向延伸的第二导电线，所述第二导电线位于所述衬底和所述柱状结构之间，且所述半导体层的第一极与所述第二导电线连接；其中，所述第二方向和第一方向相交且平行于所述衬底的平面；
12.导电结构，所述导电结构位于所述第二极上。
13.在一些实施例中，所述半导体结构还包括：
14.存储结构，所述存储结构位于所述半导体层上，且与所述第二极连接。
15.本公开实施例还提供了一种半导体器件，所述半导体器件包括：
16.衬底；
17.位于所述衬底上且沿垂直于所述衬底平面的方向上竖直堆叠的多个柱状结构；
18.第一介质层，所述第一介质层环绕所述柱状结构的侧壁；
19.半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，所述半导体层覆盖所述第一介质层的侧壁；
20.第一导电线，所述第一导电线环绕所述沟道区的侧壁且沿第一方向延伸；其中，所述第一方向平行于所述衬底的平面。
21.在一些实施例中，所述第一极、所述沟道区和所述第二极的材料均包括氧化物半导体材料，且所述第一极和所述第二极的材料包括掺杂的氧化物半导体材料。
22.本公开实施例还提供了一种半导体结构的制备方法，所述制备方法包括：
23.提供衬底；
24.在所述衬底上形成柱状结构，所述柱状结构沿垂直于所述衬底平面的方向延伸；
25.形成第一介质层，所述第一介质层覆盖所述柱状结构的侧壁；
26.形成半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，且所述半导体层覆盖所述第一介质层的侧壁；
27.形成第一导电线，所述第一导电线环绕所述沟道区的侧壁且沿第一方向延伸；其中，所述第一方向平行于所述衬底的平面。
28.在一些实施例中，形成半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，包括：
29.形成半导体层，所述半导体层包括从下至上的第一区域、沟道区和第二区域，且所述半导体层覆盖所述第一介质层的侧壁；
30.形成第二介质层，所述第二介质层覆盖所述半导体层的侧壁，并覆盖位于所述柱状结构的周边区域的所述衬底的表面；其中，所述第二介质层包括覆盖所述第一区域侧壁及所述衬底表面的第一子部、覆盖所述沟道区侧壁的第二子部及覆盖所述第二区域侧壁的第三子部；
31.去除所述第二介质层的第三子部暴露出所述半导体层的第二区域，并对所述第二区域执行掺杂工艺，以形成所述第二极；
32.再次形成第二介质层；所述第二介质层包括覆盖所述第一区域侧壁及所述衬底表面的第一子部、覆盖所述沟道区侧壁的第二子部及覆盖所述第二区域侧壁的第三子部；
33.去除所述第二介质层的所述第一子部暴露出所述半导体层的第一区域，并对所述第一区域执行掺杂工艺，以形成所述第一极。
34.在一些实施例中，在形成所述半导体层之后，所述制备方法还包括：
35.形成第三介质层，所述第三介质层覆盖所述半导体层的侧壁，并覆盖位于所述半导体层的周边区域的所述衬底的表面；
36.形成第四介质层，所述第四介质层覆盖所述第三介质层的表面；
37.去除部分所述第三介质层，以形成位于所述半导体层和所述第四介质层之间的空隙，所述空隙暴露出所述半导体层的沟道区和第二极；
38.在所述空隙中形成导电材料层，所述导电材料层填充所述空隙；
39.去除部分导电材料层，以使剩余的所述导电材料层的表面与所述沟道区邻近所述第二极一侧的表面齐平；其中，剩余的所述导电材料层构成第一导电线。
40.在一些实施例中，在形成所述柱状结构之前，所述制备方法还包括：
41.形成沿第二方向延伸的第二导电线，所述第二导电线位于所述衬底和所述柱状结构之间，且所述半导体层的第一极与所述第二导电线连接；其中，所述第二方向和第一方向相交且平行于所述衬底的平面。
42.本公开实施例所提供的半导体结构、半导体器件及半导体结构的制备方法，其中，所述半导体结构包括：衬底；位于所述衬底上的柱状结构，所述柱状结构沿垂直于所述衬底
平面的方向延伸；第一介质层，所述第一介质层环绕所述柱状结构的侧壁；半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，所述半导体层覆盖所述第一介质层的侧壁；第一导电线，所述第一导电线环绕所述沟道区的侧壁且沿第一方向延伸；其中，所述第一方向平行于所述衬底的平面。可以理解的，半导体层的第一极、第二极、位于第一极和第二极之间的沟道区以及第一导电线环绕沟道区的部分可以共同构成晶体管结构。在本公开实施例中，由于第一介质层环绕柱状结构的侧壁，而半导体层覆盖第一介质层的侧壁，使得半导体层包覆了较多层结构的侧壁，可以具有较大的表面积，从而有利于增强第一导电线环绕沟道区的部分对沟道区的控制能力，有助于防止短沟道效应的出现，以获得具有较好性能的晶体管结构。另外，在本公开实施例中，设置在半导体层和柱状结构之间的第一介质层，可有效防止由于半导体层包含的材料向柱状结构扩散所造成的沟道性能下降的现象；同时，第一介质层的存在还有利于防止柱状结构或其他位置处包含的杂质向半导体层的沟道区扩散导致电荷累积的现象，并可增加沟道导通能力，有效防止浮体效应的发生。
43.本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图变得明显。
附图说明
44.为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
45.图1为本公开实施例提供的半导体结构的结构示意图；
46.图2为本公开实施例提供的半导体器件的结构示意图；
47.图3为本公开实施例提供的半导体结构的制备方法的流程框图；
48.图4至图17为本公开实施例提供的半导体结构的制备方法的工艺流程图。
具体实施方式
49.下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
50.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
51.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
52.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管
可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
53.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
54.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
55.随着半导体结构不断朝着小型化、高集成度的方向发展，晶体管结构的尺寸也变得越来越小，对平面型晶体管结构来说，晶体管结构所包含的沟道长度也会变得越来越短，这便极易晶体管结构出现截止电流太大，漏电流增加等现象，严重影响着晶体管结构的电性能。
56.基于此，提出了本公开实施例的以下技术方案：
57.本公开实施例提供了一种半导体结构，半导体结构包括：
58.衬底；
59.位于衬底上的柱状结构，柱状结构沿垂直于衬底平面的方向延伸；
60.第一介质层，第一介质层环绕柱状结构的侧壁；
61.半导体层，半导体层包括从下至上的第一极、沟道区和第二极，半导体层覆盖第一介质层的侧壁；
62.第一导电线，第一导电线环绕沟道区的侧壁且沿第一方向延伸；其中，第一方向平行于衬底的平面。
63.可以理解的，半导体层的第一极、第二极、位于第一极和第二极之间的沟道区以及第一导电线环绕沟道区的部分可以共同构成晶体管结构。在本公开实施例中，由于第一介质层环绕柱状结构的侧壁，而半导体层覆盖第一介质层的侧壁，使得半导体层包覆了较多层结构的侧壁，可以具有较大的表面积，从而有利于增强第一导电线环绕沟道区的部分对沟道区的控制能力，有助于防止短沟道效应的出现，以获得具有较好性能的晶体管结构。另外，在本公开实施例中，设置在半导体层和柱状结构之间的第一介质层，可有效防止由于半导体层包含的材料向柱状结构扩散所造成的沟道性能下降的现象；同时，第一介质层的存在还有利于防止柱状结构或其他位置处包含的杂质向半导体层的沟道区扩散导致电荷累
积的现象，并可增加沟道导通能力，有效防止浮体效应的发生。
64.为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。
65.图1为本公开实施例提供的半导体结构的结构示意图；图2为本公开实施例提供的半导体器件的结构示意图。
66.下面将结合附图对本公开实施例提供的半导体结构再做进一步详细的说明。
67.如图1所示，半导体结构包括：
68.衬底10；
69.位于衬底10上的柱状结构p，柱状结构p沿垂直于衬底10平面的方向延伸；
70.第一介质层11，第一介质层11环绕柱状结构p的侧壁；
71.半导体层12，半导体层12包括从下至上的第一极121、沟道区122和第二极123，半导体层12覆盖第一介质层11的侧壁；
72.第一导电线l1，第一导电线l1环绕沟道区122的侧壁且沿第一方向延伸；其中，第一方向平行于衬底10的平面。
73.可以理解的，半导体层12的第一极121、第二极123、位于第一极121和第二极123之间的沟道区122以及第一导电线l1环绕沟道区122的部分可以共同构成晶体管结构。
74.这里，衬底10可以为半导体衬底；半导体衬底的材料具体包括单质半导体材料(例如为硅(si)衬底、锗(ge)衬底等)、或iii-v化合物半导体材料(例如为氮化镓(gan)衬底、砷化镓(gaas)衬底、磷化铟(inp)衬底等)、或ii-vi化合物半导体材料、或有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底10为硅衬底。
75.在一些实施例中，柱状结构p的材料可以包括绝缘材料，例如，氧化硅、氮化物、氮氧化物等中的至少一种或其组合。在一些具体的实施例中，柱状结构p的材料可以为氧化硅、氮化硅、氮氧化硅等中的至少一种，例如氧化硅。但不限于此，柱状结构p的材料也可以为氧化硅、氮化硅、氮氧化硅等中的多种材料组成的复合层。
76.在一些实施例中，第一介质层11的材料可以包括但不限于低介电常数材料或高介电常数材料中的至少一种或其组合。
77.在一些具体的实施例中，第一介质层11的材料可以为高介电常数材料。包括但不限于铝氧化物(al2o3)、钽氧化物(ta2o3)、钛氧化物(tio2)、钇氧化物(y2o3)、锆氧化物(zro2)、锆硅氧化物(zrsixoy)、铪氧化物(hfo2)、铪硅氧化物(hfsixoy)、铪硅氮氧化物(hfsion)、铪锆酸盐(hfzro4)、镧氧化物(la2o3)、镧铝氧化物(laalxoy)、镧铪氧化物(lahfxoy)、铪铝氧化物(hfalxoy)和/或镨氧化物(pr2o3)等中的至少一种或其组合。
78.可选的，在一些实施例中，第一介质层11的材料可以进一步包括氧化铪或者氧化铝中的至少一种或其组合。
79.在一些实施例中，第一介质层11的厚度范围可以在1nm至30nm之间(包括端点值)，例如2nm、5nm、8nm、10nm、12nm、15nm、18nm、20nm、22nm、25nm、28nm等。
80.在一些实施例中，第一极121、沟道区122和第二极123的材料均包括氧化物半导体材料，且第一极121和第二极123的材料包括掺杂的氧化物半导体材料。
81.可以理解的，由于第一极121、沟道区122和第二极123均包含相同的材料，使得在
实际操作中，可采用一步沉积氧化物半导体材料后再对位于半导体层12两端的区域执行掺杂工艺的方式即可获得第一极121和第二极123。与传统工艺中需采用多个沉积步骤来获得第一极121、沟道区122和第二极123的方式相比，本公开实施例可显著减少工艺复杂程度，提升生产效率。
82.可选的，在一些实施例中，可通过对氧化物半导体材料执行等离子体处理工艺的方式，来定义出第一极121和第二极123，该方式获得的第一极121和第二极123可以具有较低的电阻。
83.可选的，在一些实施例中，半导体层12所包含的氧化物半导体材料可以包括但不限于氧化铟、氧化锡、in-zn类氧化物、sn-zn类氧化物、al-zn类氧化物、in-ga类氧化物、in-ga-zn类氧化物、in-al-zn类氧化物、in-sn-zn类氧化物、sn-ga-zn类氧化物、al-ga-zn类氧化物、sn-al-zn类氧化物中的至少一种。
84.在一些具体的实施例中，半导体层12的材料包括但不限于铟镓锌氧化物(igzo)，比如化学式为ingazno4的材料。
85.在一些实施例中，铟(in)、镓(ga)、锌(zn)各元素之间的比例可以为1:1:1或2:2:1等。但不限于此，铟(in)、镓(ga)、锌(zn)各元素之间的比例还可以为其他适合的比值。
86.可选的，在一些实施例中，沟道区122所包含氧化物半导体材料可以为未经掺杂的氧化物半导体材料，也可以为经掺杂的氧化物半导体材料。具体的，对氧化物半导体材料进行掺杂采用的掺杂剂可以为硼、氮、磷和砷中的一种及以上，或者氦、氖、氩、氪、氙中的一种以上，又或者掺杂剂为氢；但不限于此，掺杂剂也可以根据需求将上述材料进行组合使用。
87.同样的，在一些实施例中，第一极121和第二极123所包含的掺杂的氧化物半导体材料中，对氧化物半导体材料进行掺杂采用的掺杂剂可以为硼、氮、磷和砷中的一种以上，或者氦、氖、氩、氪、氙中的一种及以上，又或者掺杂剂为氢；但不限于此，掺杂剂也可以根据需求将上述材料进行组合使用。
88.氧化物半导体材料的形成可以采用溅射法、涂布法、印刷法、蒸镀法、cvd法、pcvd法、pld法、ald法或mbe法等。
89.可以理解的，当氧化物半导体材料为铟镓锌氧化物(igzo)时，半导体结构具有存取速度快、截止电流低、功耗低的优点。
90.另外，与沟道区122包括含硅材料的情况相比，当半导体层12采用的是氧化物半导体材料，尤其是铟镓锌氧化物(igzo)时，晶体管结构可以具有较高的载流子迁移率，且非晶态的铟镓锌氧化物(igzo)还可以使晶体管结构具有较低的漏电流。
91.同时，在制备工艺方面，氧化物半导体层(包括但不限于铟镓锌氧化物(igzo))可以具有沉积工艺简单、沉积温度低的优点，即使在大面积制备时也获得具有较好均一性的膜层。同时，由于氧化物半导体材料具有较好的柔性和较佳的透明度，使得以氧化物半导体材料为基础获得的半导体结构的应用还可扩展到穿戴电子领域。
92.可以理解的，在本公开实施例中，在半导体层12和柱状结构p之间设置有第一介质层11的做法，可有效防止由于半导体层12包含的氧化物半导体材料中的原子向柱状结构p所在的区域扩散导致沟道区122出现性能下降的现象；同时，第一介质层11的存在还有利于防止柱状结构p或其他位置处的包含杂质向半导体层12所包含的沟道区122扩散导致电荷累积的现象，并可增加沟道导通能力，可有效防止浮体效应的发生。
93.另外，在本公开实施例中，与柱状结构p的侧壁上不设置第一介质层11的情况相比，第一介质层11环绕柱状结构p的设置可以增加被半导体层12包围的结构(第一介质层11加柱状结构p)的侧壁表面积，从而使得半导体层12也可以相应获得较大的表面积。在此基础上，即使半导体层12具有较小的厚度也可以具有较高的载流子迁移率。同时，半导体层12具有较小厚度的情况还有利于减少掺杂工艺(包括但不限于离子注入工艺等)的执行难度、减少材料的沉积时间，从而可提高生产效率等。
94.在一些实施例中，半导体层12的厚度范围可以为3nm～12nm之间(包括端点值)，例如3nm～5nm之间(包括端点值)、5nm～10nm之间(包括端点值)、10nm～12nm之间(包括端点值)。在一些具体的实施例中，半导体层的厚度可以为：5nm、6nm、7nm、8nm、9nm、10nm、11nm等。
95.在一些实施例中，半导体结构还包括栅极介质层15，栅极介质层15位于半导体层12和第一导电线l1之间。在一些实施例中，栅极介质层15的材料可以与第一介质层11的材料相同，但不限于此，在一些其他的实施例中，栅极介质层15的材料也可以与第一介质层11的材料不同，具体可根据实际情况进行选择，在此不做具体限制。
96.在一些实施例中，半导体结构还包括：
97.沿第二方向延伸的第二导电线l2，第二导电线l2位于衬底10和柱状结构p之间，且半导体层12的第一极121与第二导电线l2连接；其中，所述第二方向和第一方向相交且平行于衬底10的平面。
98.在一些实施例中，半导体结构还包括：
99.第三介质层13，第三介质层13包括两部分：其中一部分覆盖位于柱状结构p的周边区域的部分第二导电线l2的表面及栅极介质层15围绕第一极121的部分的侧壁，且该部分的上表面与第一导电线l1的下表面相接触；另一部分覆盖栅极介质层15围绕第二极122的部分的侧壁，且该部分的下表面与第一导电线l1的上表面相接触；
100.第四介质层14，第四介质层14位于第三介质层13覆盖第二导电线12表面的部分上，且覆盖第三介质层13围绕第一极121和第二极123的侧壁、及第一导电线l1的侧壁。
101.在一些实施例中，第三介质层13的材料可以包括硅氧化物，例如氧化硅等，第四介质层14的材料可以包括但不限于氮化物，例如氮化硅等。
102.在一些实施例中，半导体结构还包括：
103.导电结构16，导电结构16位于第二极123上。
104.可以理解的，第一导电线l1可以作为半导体结构的字线使用。由于第一导电线l1设置在半导体层12周围的部分采用的是环绕沟道区122的方式，可有效增强该部分对沟道区122的控制能力，有助于增加晶体管结构的驱动电流。
105.在一些实施例中，第一导电线l1的材料可以包括钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、金属硅化物、金属合金中的一种或多种。在一些具体的实施例中，第一导电线l1的材料可以为氮化钛(tin)。
106.在一些实施例中，第二导电线l2和导电结构16的材料也可以包括钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、金属硅化物、金属合金中的一种或多种。可选的，在一些实施例中，第二导电线l2和导电结构16的材料可以与第一导电线l1的材料相同，但不限于此，第二导电线l2和导电结构16的材料也可以与第一导电线l1的材料不同，具体
可根据实际情况进行选择，在此不作具体限制。
107.可以理解的，本公开实施例提供的半导体结构所包含的晶体管结构可适用于不需要额外设置存储节点结构的2t0c架构的存储器结构中。但不限于此，本公开实施例提供的半导体结构还可适用于包含存储节点结构的存储器结构中。
108.在一些实施例中，半导体结构还包括：
109.存储结构17，存储结构17位于半导体层12上，且可通过导电结构16与第二极123连接。
110.在一些实施例中，存储结构17可以包括电容结构(包括但不限于单面电容结构或双面电容结构等)、磁性隧道结(包括但不限于自旋转移矩磁性隧道结(stt)或者自旋轨道矩磁性隧道结(sot)等)。
111.由于本公开实施例提供的半导体结构中，柱状结构p及半导体层12均可通过在衬底10上重新生长材料的方式来获得，因此除了获得具有单层半导体结构的结构外，还可通过向上堆叠的方式获得具有多层结构的半导体器件，此时该半导体器件可以具有较高的集成度和较好的电性能。
112.本公开实施例还提供了一种半导体器件，如图2所示，半导体器件包括：
113.衬底10；
114.位于衬底10上且沿垂直于衬底10平面的方向上竖直堆叠的多个柱状结构p；
115.第一介质层11，第一介质层11环绕柱状结构p的侧壁；
116.半导体层12，半导体层12包括从下至上的第一极121、沟道区122和第二极123，半导体层12覆盖第一介质层11的侧壁；
117.第一导电线l1，第一导电线l1环绕沟道区122的侧壁且沿第一方向延伸；其中，第一方向平行于衬底10的平面。
118.可以理解的，半导体器件可采用上述任一实施例提供的半导体结构通过上上堆叠的方式来获得，不同的是，在位于最底层半导体结构之上的其他半导体结构中的衬底部分可由其他结构，例如图2中的间隔层l3来代替。
119.可选的，在一些实施例中，间隔层l3的材料可以包括但不限于氧化物、氮化物、氮氧化物或其他绝缘材料等。
120.在一些实施例中，第一介质层11的材料可以包括但不限于低介电常数材料或高介电常数材料中的至少一种或其组合。
121.在一些具体的实施例中，第一介质层11的材料可以为高介电常数材料。包括但不限于铝氧化物(al2o3)、钽氧化物(ta2o3)、钛氧化物(tio2)、钇氧化物(y2o3)、锆氧化物(zro2)、锆硅氧化物(zrsixoy)、铪氧化物(hfo2)、铪硅氧化物(hfsixoy)、铪硅氮氧化物(hfsion)、铪锆酸盐(hfzro4)、镧氧化物(la2o3)、镧铝氧化物(laalxoy)、镧铪氧化物(lahfxoy)、铪铝氧化物(hfalxoy)和/或镨氧化物(pr2o3)等中的至少一种或其组合。
122.可选的，在一些实施例中，第一介质层11的材料可以进一步包括氧化铪或者氧化铝中的至少一种或其组合。
123.在一些实施例中，第一介质层11的厚度范围可以在1nm至30nm之间(包括端点值)，例如2nm、5nm、8nm、10nm、12nm、15nm、18nm、20nm、22nm、25nm、28nm等。
124.在一些实施例中，第一极121、沟道区122和第二极123的材料均包括氧化物半导体
材料，且第一极121和第二极123的材料包括掺杂的氧化物半导体材料。
125.可以理解的，第一极121、沟道区122和第二极123的材料可以与上述任一实施例提供的第一极121、沟道区122和第二极123的材料相同，在此不做赘述。
126.在一些实施例中，半导体层12的厚度范围可以为3nm～12nm之间(包括端点值)，例如3nm～5nm之间(包括端点值)、5nm～10nm之间(包括端点值)、10nm～12nm之间(包括端点值)。在一些具体的实施例中，半导体层的厚度可以为：5nm、6nm、7nm、8nm、9nm、10nm、11nm等。
127.可选的，在一些实施例中，半导体层12所包含的氧化物半导体材料可以包括但不限于氧化铟、氧化锡、in-zn类氧化物、sn-zn类氧化物、al-zn类氧化物、in-ga类氧化物、in-ga-zn类氧化物、in-al-zn类氧化物、in-sn-zn类氧化物、sn-ga-zn类氧化物、al-ga-zn类氧化物、sn-al-zn类氧化物中的至少一种。
128.在一些具体的实施例中，半导体层12的材料包括但不限于铟镓锌氧化物(igzo)，比如化学式为ingazno4的材料。
129.可以理解的，当氧化物半导体材料为铟镓锌氧化物(igzo)时，半导体器件具有存取速度快、截止电流低、功耗低的优点。
130.在一些实施例中，半导体器件还包括存储结构17，具体的，存储结构17可以包括电容结构(包括但不限于单面电容结构或双面电容结构等)、磁性隧道结(包括但不限于自旋转移矩磁性隧道结(stt)或者自旋轨道矩磁性隧道结(sot)等)。
131.需要说明的是，虽然在图2中示出了半导体器件包含存储结构17的情况，但在实际操作中，通过向上堆叠所获得的半导体器件还可以为不需要额外设置存储节点结构的2t0c架构的存储器结构，具体的可根据实际情况来灵活选择是否需要设置存储结构17，在此不做具体限定。
132.另外，虽然在图2中示出的是半导体器件包含2层结构的情况，但不限于此，在实际操作中，半导体器件还可以为包含多层的情况，包括但不限于3层、4层、5层、6层、7层、8层、9层、10层、十几层、几十层、上百层甚至更多层的情况，具体可根据实际需求进行灵活选择，在此不做具体限定。
133.本公开实施例还提供了一种半导体结构的制备方法，如图3所示，制备方法包括：
134.步骤s101：提供衬底；
135.步骤s102：在衬底上形成柱状结构，柱状结构沿垂直于衬底平面的方向延伸；
136.步骤s103：形成第一介质层，第一介质层覆盖柱状结构的侧壁；
137.步骤s104：形成半导体层，半导体层包括从下至上的第一极、沟道区和第二极，且半导体层覆盖第一介质层的侧壁；
138.步骤s105：形成第一导电线，第一导电线环绕沟道区的侧壁且沿第一方向延伸；其中，第一方向平行于衬底的平面。
139.应该理解的是，虽然图3中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可
以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
140.图4至图17为本公开实施例提供的半导体结构的制备方法的工艺流程图。
141.下面将结合附图对本公开实施例提供的半导体结构的制备方法再做进一步详细的说明。
142.首先，执行步骤s101，如图4所示，提供衬底10。
143.这里，衬底10可以为半导体衬底；半导体衬底的材料具体包括单质半导体材料(例如为硅(si)衬底、锗(ge)衬底等)、或iii-v化合物半导体材料(例如为氮化镓(gan)衬底、砷化镓(gaas)衬底、磷化铟(inp)衬底等)、或ii-vi化合物半导体材料、或有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底10为硅衬底。
144.接着，执行步骤s102，如图5所示，在衬底10上形成柱状结构p，柱状结构p沿垂直于衬底10平面的方向延伸。
145.在一些实施例中，在形成柱状结构p之前，制备方法还包括：
146.形成沿第二方向延伸的第二导电线l2，第二导电线l2位于衬底10和柱状结构p之间，且半导体层12的第一极121与第二导电线l2连接；其中，所述第二方向和第一方向相交且平行于衬底10的平面。
147.在一些实施例中，在衬底10上形成柱状结构p包括：
148.在衬底10上形成介质层材料层(图未示出)；
149.对介质层材料层(图未示出)执行刻蚀工艺，以在衬底10上形成沿垂直于衬底10平面方向延伸的柱状结构p。
150.在一些实施例中，柱状结构p的材料可以包括绝缘材料，例如，氧化硅、氮化物、氮氧化物等中的至少一种或其组合。在一些具体的实施例中，柱状结构p的材料可以为氧化硅、氮化硅、氮氧化硅等中的至少一种，例如氧化硅。但不限于此，柱状结构p的材料也可以为氧化硅、氮化硅、氮氧化硅等中的多种材料组成的复合层。
151.接下来，执行步骤s103，如图6所示，形成第一介质层11，第一介质层11覆盖柱状结构p的侧壁。
152.在一些实施例中，第一介质层11的材料可以包括但不限于低介电常数材料或高介电常数材料中的至少一种或其组合。
153.在一些具体的实施例中，第一介质层11的材料可以为高介电常数材料。包括但不限于铝氧化物(al2o3)、钽氧化物(ta2o3)、钛氧化物(tio2)、钇氧化物(y2o3)、锆氧化物(zro2)、锆硅氧化物(zrsixoy)、铪氧化物(hfo2)、铪硅氧化物(hfsixoy)、铪硅氮氧化物(hfsion)、铪锆酸盐(hfzro4)、镧氧化物(la2o3)、镧铝氧化物(laalxoy)、镧铪氧化物(lahfxoy)、铪铝氧化物(hfalxoy)和/或镨氧化物(pr2o3)等中的至少一种或其组合。
154.可选的，在一些实施例中，第一介质层11的材料可以进一步包括氧化铪或者氧化铝中的至少一种或其组合。
155.在一些实施例中，第一介质层11的厚度范围可以在1nm至30nm之间(包括端点值)，例如2nm、5nm、8nm、10nm、12nm、15nm、18nm、20nm、22nm、25nm、28nm等。
156.可以理解的，在本公开实施例中，在形成后续步骤的半导体层12之前，先在柱状结构p之间设置有第一介质层11的做法，可有效防止后续形成的半导体层12所包含的材料向柱状结构p所在的区域扩散导致沟道区122出现性能下降的现象；同时，第一介质层11的存
在还有利于防止柱状结构p或其他位置处的包含杂质向半导体层12所包含的沟道区122扩散导致电荷累积的现象，可有效防止最终获得的半导体结构中浮体效应的发生。
157.另外，在本公开实施例中，与柱状结构p的侧壁上不设置第一介质层11的情况相比，第一介质层11环绕柱状结构p的设置可以增加被半导体层12包围的结构(第一介质层11加柱状结构p)的侧壁表面积，有助于后续形成的半导体层12也可以相应获得较大的表面积。
158.然后，执行步骤s104，如图6至图9所示，形成半导体层12，半导体层12包括从下至上的第一极121、沟道区122和第二极123，且半导体层12覆盖第一介质层11的侧壁。
159.在一些实施例中，形成半导体层，半导体层12包括从下至上的第一极121、沟道区122和第二极123，包括：
160.形成半导体层12，半导体层12包括从下至上的第一区域a1、沟道区122和第二区域a2，且半导体层12覆盖第一介质层11的侧壁(具体请参考图6)；
161.形成第二介质层18，第二介质层18覆盖半导体层12的侧壁，并覆盖位于柱状结构p的周边区域的衬底10的表面；其中，第二介质层18包括覆盖第一区域a1侧壁及衬底10表面的第一子部181、覆盖沟道区122侧壁的第二子部182及覆盖第二区域a2侧壁的第三子部182(具体请参考图6)；
162.去除第二介质层18的第三子部183暴露出半导体层12的第二区域a2，并对第二区域a2执行掺杂工艺，以形成第二极123(具体请参考图7)；
163.再次形成第二介质层18；第二介质层18包括覆盖第一区域a1侧壁及衬底10表面的第一子部181、覆盖沟道区122侧壁的第二子部182及覆盖第二区域a2侧壁的第三子部183(具体请参考图8)；
164.去除第二介质层18的第一子部181暴露出半导体层12的第一区域a1，并对第一区域a1执行掺杂工艺，以形成第一极121(具体请参考图9)。
165.在实际操作中，再次形成第二介质层18的步骤可以包括两种情况：
166.一种是在获得第二极123之后，通过去除剩余第二介质层18之后采用重新生长介质材料层的方式来获得第二介质层18；另一种，是在获得第二极123之后，通过重新生长第三子部183的方式来获得完整的第二介质层18。在实际操作中，可根据具体情况来选择再次形成第二介质层18的具体操作方式，在此不做具体限制。
167.在一些实施例中，第一极121、沟道区122和第二极123的材料均包括氧化物半导体材料，且第一极121和第二极123的材料包括掺杂的氧化物半导体材料。
168.可选的，在一些实施例中，半导体层12所包含的氧化物半导体材料可以包括但不限于氧化铟、氧化锡、in-zn类氧化物、sn-zn类氧化物、al-zn类氧化物、in-ga类氧化物、in-ga-zn类氧化物、in-al-zn类氧化物、in-sn-zn类氧化物、sn-ga-zn类氧化物、al-ga-zn类氧化物、sn-al-zn类氧化物中的至少一种。
169.在一些具体的实施例中，半导体层12的材料包括但不限于铟镓锌氧化物(igzo)，比如化学式为ingazno4的材料。
170.可以理解的，由于第一极121、沟道区122和第二极123均包含相同的材料，使得在实际操作中，可采用一步沉积氧化物半导体材料后再对位于半导体层12两端的区域执行掺杂工艺的方式即可获得第一极121和第二极123。与传统工艺中需采用多个沉积步骤来获得
第一极121、沟道区122和第二极123的方式相比，本公开实施例可显著减少工艺复杂程度，提升生产效率。
171.可选的，在一些实施例中，对氧化物半导体材料执行掺杂工艺的方式，可以包括：采用等离子体处理工艺来对半导体层12的第一区域a1和第二区域a2进行掺杂，以分别获得第一极121和第二极123。在经过等离子体处理工艺之后，可在半导体层上定义出第一极121和第二极123，该方式获得的第一极121和第二极123可以具有较低的电阻。
172.可选的，在一些实施例中，沟道区122所包含氧化物半导体材料可以为未经掺杂的氧化物半导体材料，也可以为经掺杂的氧化物半导体材料。具体的，对氧化物半导体材料进行掺杂采用的掺杂剂可以为硼、氮、磷和砷中的一种及以上，或者氦、氖、氩、氪、氙中的一种以上，又或者掺杂剂为氢；但不限于此，掺杂剂也可以根据需求将上述材料进行组合使用。
173.同样的，在一些实施例中，第一极121和第二极123所包含的掺杂的氧化物半导体材料中，对氧化物半导体材料进行掺杂采用的掺杂剂可以为硼、氮、磷和砷中的一种以上，或者氦、氖、氩、氪、氙中的一种及以上，又或者掺杂剂为氢；但不限于此，掺杂剂也可以根据需求将上述材料进行组合使用。
174.氧化物半导体材料的形成可以采用溅射法、涂布法、印刷法、蒸镀法、cvd法、pcvd法、pld法、ald法或mbe法等。
175.可以理解的，当氧化物半导体材料为铟镓锌氧化物(igzo)时，半导体结构具有存取速度快、截止电流低、功耗低的优点。
176.另外，与沟道区122包括含硅材料的情况相比，当半导体层12采用的是氧化物半导体材料，尤其是铟镓锌氧化物(igzo)时，晶体管结构可以具有较高的载流子迁移率，且非晶态的铟镓锌氧化物(igzo)还可以使晶体管结构具有较低的漏电流。
177.同时，在制备工艺方面，氧化物半导体层(包括但不限于铟镓锌氧化物(igzo))可以具有沉积工艺简单、沉积温度低的优点，即使在大面积制备时也获得具有较好均一性的膜层。同时，由于氧化物半导体材料具有较好的柔性和较佳的透明度，使得以氧化物半导体材料为基础获得的半导体结构的应用还可扩展到穿戴电子领域。
178.此外，由于前述的原因，该步骤中获得的半导体层12可以具有较大的表面积，在此基础上，即使半导体层12具有较小的厚度也可以具有较高的载流子迁移率。同时，半导体层12具有较小厚度的情况还有利于减少掺杂工艺(包括但不限于离子注入工艺等)的执行难度、减少材料的沉积时间及提高生产效率等。
179.在一些实施例中，半导体层12的厚度范围可以为3nm～12nm之间(包括端点值)，例如3nm～5nm之间(包括端点值)、5nm～10nm之间(包括端点值)、10nm～12nm之间(包括端点值)。在一些具体的实施例中，半导体层的厚度可以为：5nm、6nm、7nm、8nm、9nm、10nm、11nm等。
180.最后，执行步骤s105，如图11至图15所示，形成第一导电线l1，第一导电线l1环绕沟道区122的侧壁且沿第一方向延伸；其中，第一方向平行于衬底10的平面。
181.在一些实施例中，如图10所示，在形成第一导电线l1之前，制备方法还包括：
182.形成栅极介质层15，栅极介质层覆盖半导体层12的侧壁。
183.在一些实施例中，在形成半导体层12之后，制备方法还包括：
184.形成第三介质层13，第三介质层13覆盖半导体层12的侧壁，并覆盖位于半导体层
12的周边区域的衬底10的表面(具体请参考图11和图12所示)；
185.形成第四介质层14，第四介质层14覆盖第三介质层13的表面(具体请参考图12所示)；
186.去除部分第三介质层13，以形成位于半导体层12和第四介质层14之间的空隙h，空隙h暴露出半导体层12的沟道区122和第二极123(具体请参考图13所示)；
187.在空隙h中形成导电材料层l1a，导电材料层l1a填充空隙h(具体请参考图14所示)；
188.去除部分导电材料层l1a，以使剩余的导电材料层l1a的表面与沟道区122邻近第二极123一侧的表面齐平；其中，剩余的导电材料层l1a构成第一导电线l1(具体请参考图15所示)。
189.在一些实施例中，如图11和图12所示，形成第三介质层13，包括：
190.形成介质材料层13a，介质材料层13a覆盖栅极介质层的侧壁，并覆盖所述柱状结构p、第一介质层11、半导体层12及栅极介质层15的顶表面，以及覆盖第二导电线l2被上述材料暴露出来的部分的表面；
191.去除介质材料层13a覆盖所述柱状结构p、第一介质层11、半导体层12及栅极介质层15的顶表面的部分，以形成第三介质层13。
192.在一些实施例中，第三介质层13的材料可以包括硅氧化物，例如氧化硅等，第四介质层14的材料可以包括但不限于氮化物，例如氮化硅等。
193.在一些实施例中，第一导电线l1的材料可以包括钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、金属硅化物、金属合金中的一种或多种。在一些具体的实施例中，第一导电线l1的材料可以为氮化钛(tin)。
194.可以理解的，半导体层12的第一极121、第二极123、位于第一极121和第二极123之间的沟道区122以及第一导电线l1环绕沟道区122的部分可以共同构成晶体管结构。在一些实施例中，第一导电线l1可以作为半导体结构的字线使用。
195.在本公开实施例中，由于第一导电线l1设置在半导体层12周围的部分采用的是环绕沟道区122的方式，可有效增强该部分对沟道区122的控制能力，有助于增加晶体管结构的驱动电流。
196.在一些实施例中，如图15所示，在形成第一导电线l1之后，制备方法还包括：
197.继续形成第三介质层13，第三介质层13填充空隙h未被第一导电线l1填充的区域。
198.可以理解的，本公开实施例提供的半导体结构所包含的晶体管结构可适用于不需要额外设置存储节点结构的2t0c架构的存储器结构中。但不限于此，本公开实施例提供的半导体结构还可适用于包含存储节点结构的存储器结构中。例如：
199.在一些实施例中，如图16和图17所示，在继续形成第三介质层13之后，制备方法还包括：
200.形成导电结构16，导电结构16与半导体层12的第二极123连接；
201.形成存储结构17，存储结构17通过导电结构16与第二极123连接；其中，与存储结构17直接与第二极123连接的方式相比，导电结构16的形成可有效降低存储结构17与第二极123连接时的电阻。
202.在一些实施例中，存储结构17可以包括电容结构(包括但不限于单面电容结构或
双面电容结构等)、磁性隧道结(包括但不限于自旋转移矩磁性隧道结(stt)或者自旋轨道矩磁性隧道结(sot)等)。
203.本公开实施例还提供了一种形成如图2所示半导体器件的制备方法，半导体器件可以包含向上堆叠的多个半导体结构。因此，该半导体器件的制备方法与半导体结构的制备方法具有较多的兼容性，可在上述任一实施例提供的半导体结构的制备方法上进行调整获得。
204.在实际操作过程中，在形成图2所示的位于底层的半导体结构后，只需将第二层(或者更高层)半导体结构中原本用于放置衬底10的位置换成间隔层l3的结构即可，其余材料层的形成方式均可采用上述任一实施例提供的方法获得。
205.需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于dram结构或其他任意需要较高集成度或良好晶体管结构性能的半导体结构中，在此不做过多限定。本公开提供的半导体结构的制备方法的实施例与半导体结构及半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
206.以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

技术特征：
1.一种半导体结构，其特征在于，所述半导体结构包括：衬底；位于所述衬底上的柱状结构，所述柱状结构沿垂直于所述衬底平面的方向延伸；第一介质层，所述第一介质层环绕所述柱状结构的侧壁；半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，所述半导体层覆盖所述第一介质层的侧壁；第一导电线，所述第一导电线环绕所述沟道区的侧壁且沿第一方向延伸；其中，所述第一方向平行于所述衬底的平面。2.根据权利要求1所述的半导体结构，其特征在于，所述第一极、所述沟道区和所述第二极的材料均包括氧化物半导体材料，且所述第一极和所述第二极的材料包括掺杂的氧化物半导体材料。3.根据权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：沿第二方向延伸的第二导电线，所述第二导电线位于所述衬底和所述柱状结构之间，且所述半导体层的第一极与所述第二导电线连接；其中，所述第二方向和第一方向相交且平行于所述衬底的平面；导电结构，所述导电结构位于所述第二极上。4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：存储结构，所述存储结构位于所述半导体层上，且与所述第二极连接。5.一种半导体器件，其特征在于，所述半导体器件包括：衬底；位于所述衬底上且沿垂直于所述衬底平面的方向上竖直堆叠的多个柱状结构；第一介质层，所述第一介质层环绕所述柱状结构的侧壁；半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，所述半导体层覆盖所述第一介质层的侧壁；第一导电线，所述第一导电线环绕所述沟道区的侧壁且沿第一方向延伸；其中，所述第一方向平行于所述衬底的平面。6.根据权利要求5所述的半导体器件，其特征在于，所述第一极、所述沟道区和所述第二极的材料均包括氧化物半导体材料，且所述第一极和所述第二极的材料包括掺杂的氧化物半导体材料。7.一种半导体结构的制备方法，其特征在于，所述制备方法包括：提供衬底；在所述衬底上形成柱状结构，所述柱状结构沿垂直于所述衬底平面的方向延伸；形成第一介质层，所述第一介质层覆盖所述柱状结构的侧壁；形成半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，且所述半导体层覆盖所述第一介质层的侧壁；形成第一导电线，所述第一导电线环绕所述沟道区的侧壁且沿第一方向延伸；其中，所述第一方向平行于所述衬底的平面。8.根据权利要求7所述的制备方法，其特征在于，形成半导体层，所述半导体层包括从下至上的第一极、沟道区和第二极，包括：
形成半导体层，所述半导体层包括从下至上的第一区域、沟道区和第二区域，且所述半导体层覆盖所述第一介质层的侧壁；形成第二介质层，所述第二介质层覆盖所述半导体层的侧壁，并覆盖位于所述柱状结构的周边区域的所述衬底的表面；其中，所述第二介质层包括覆盖所述第一区域侧壁及所述衬底表面的第一子部、覆盖所述沟道区侧壁的第二子部及覆盖所述第二区域侧壁的第三子部；去除所述第二介质层的第三子部暴露出所述半导体层的第二区域，并对所述第二区域执行掺杂工艺，以形成所述第二极；再次形成第二介质层；所述第二介质层包括覆盖所述第一区域侧壁及所述衬底表面的第一子部、覆盖所述沟道区侧壁的第二子部及覆盖所述第二区域侧壁的第三子部；去除所述第二介质层的所述第一子部暴露出所述半导体层的第一区域，并对所述第一区域执行掺杂工艺，以形成所述第一极。9.根据权利要求7或8所述的制备方法，其特征在于，在形成所述半导体层之后，所述制备方法还包括：形成第三介质层，所述第三介质层覆盖所述半导体层的侧壁，并覆盖位于所述半导体层的周边区域的所述衬底的表面；形成第四介质层，所述第四介质层覆盖所述第三介质层的表面；去除部分所述第三介质层，以形成位于所述半导体层和所述第四介质层之间的空隙，所述空隙暴露出所述半导体层的沟道区和第二极；在所述空隙中形成导电材料层，所述导电材料层填充所述空隙；去除部分导电材料层，以使剩余的所述导电材料层的表面与所述沟道区邻近所述第二极一侧的表面齐平；其中，剩余的所述导电材料层构成第一导电线。10.根据权利要求7所述的制备方法，其特征在于，在形成所述柱状结构之前，所述制备方法还包括：形成沿第二方向延伸的第二导电线，所述第二导电线位于所述衬底和所述柱状结构之间，且所述半导体层的第一极与所述第二导电线连接；其中，所述第二方向和第一方向相交且平行于所述衬底的平面。

技术总结
本公开实施例提供了一种半导体结构、半导体器件及半导体结构的制备方法，其中，所述半导体结构包括：衬底；位于衬底上的柱状结构，柱状结构沿垂直于衬底平面的方向延伸。第一介质层，第一介质层环绕柱状结构的侧壁，半导体层，半导体层包括从下至上的第一极、沟道区和第二极，半导体层覆盖第一介质层的侧壁。第一导电线，第一导电线环绕沟道区的侧壁且沿第一方向延伸，其中，第一方向平行于衬底的平面。第一方向平行于衬底的平面。第一方向平行于衬底的平面。


技术研发人员：顾婷婷
受保护的技术使用者：长鑫科技集团股份有限公司
技术研发日：2023.07.13
技术公布日：2023/10/15