VCSEL晶圆及其VCSEL集成芯片的制作方法

vcsel晶圆及其vcsel集成芯片
技术领域
1.本技术涉及半导体激光器领域，更为具体地涉及vcsel晶圆及其vcsel集成芯片。


背景技术：

2.vcsel（vertical-cavity surface-emitting laser，垂直腔面发射激光器）作为一种低成本、性能优异的半导体激光器，在通讯、日常消费、车载领域都有巨大的应用潜力。目前，vcsel产品已广泛应用于近距离光纤通信、人脸识别、3d传感等应用场景。
3.在实际产业中，vcsel激光器常作为基础的元件（例如，作为光源）与其他器件被组装为模组被应用。例如，当vcsel激光器被应用于深度摄像模组时，vcsel激光器与线路板、支架、光学衍射元件、金属防护罩、光电二极管、光学镜头、滤光片等器件组装在一起，以形成深度摄像模组，其中，vcsel激光器与线路板、支架、光学衍射元件、金属防护罩等器件组装为所述深度摄像模组的激光投射单元，光电二极管、光学镜头、滤光片等器件组装为所述深度摄像模组的摄像头单元。
4.在组装所述vcsel激光器与其他器件组装的过程中存在装配稳定性和安装精度的问题。例如，在组装vcsel激光器与光学衍射元件的过程中，光学衍射元件相对于vcsel激光器的安装精度将极大地影响激光投射单元的性能。目前主要依靠物理定位确定vcsel激光器和学衍射元件的相对位置关系，并通过支架和/或粘合剂进行元件固定，保持vcsel激光器和学衍射元件的相对位置关系。在组装激光投射单元与摄像头单元的过程中，也主要通过支架和/或粘合剂进行元件固定。
5.然而，物理定位能够达到的定位精度是有限的，当vcsel激光器与光学元件之间的相对位置关系的精度要求较高时，物理定位可能无法满足应用需求。通过支架和/或粘合剂进行元件固定存在装配稳定性问题，当发生意外碰撞时，各个元件可能发生脱落。即便没有发生意外的碰撞，随着时间的推移，各个元件之间的配合精度也可能会降低。
6.再例如，随着vcsel技术的逐步成熟，更多高功率、高功率密度应用也逐步开发，近些年逐步成熟的多结技术可满足车载激光雷达应用，然而，应用于车载激光雷达的vcsel所处的工作环境较为严苛，vcsel所处工作环境温度为85℃至105℃时光功率将快速下降，如图1所示，基于热敏特性，vcsel性能随温度升高而变差。为了降低vcsel激光器的工作温度，可将半导体制冷器装配于vcsel激光器。目前，主要通过贴装的方式将半导体制冷器装配于封装后的vcsel激光器。
7.然而，通过贴装的方式将半导体制冷器装配于封装后的vcsel激光器时，半导体制冷器与vcsel激光器之间的结合稳定性较差，半导体制冷器容易脱落。
8.值得一提的是，在实际产业中，vcsel激光器通常由芯片制造厂提供，而vcsel封装产品的组装工作则由封装厂来完成。也就是，从vcsel激光器到vcsel封装产品经过产业链的两个节点。并且，在实际产业中，封装厂可能采购由不同厂商提供的vcsel激光器，同时，在组装过程中还有可能发生组装精度不一等问题，导致最终成型的vcsel封装产品的一致性难以确保。


技术实现要素：

9.本技术的一个优势在于提供了一种vcsel晶圆及其vcsel集成芯片，其中，所述vcsel集成芯片在晶圆级别上集成了vcsel发光点、用于调制所述vcsel发光点出射的激光的光调制部、用于调节温度的热电制冷结构，以及，用于实现光电转化的光电二极管。
10.本技术的另一个优势在于提供了一种vcsel晶圆及其vcsel集成芯片，其中，所述vcsel集成芯片中，vcsel发光点和光调制部在晶圆级别上集成在一起，可以在晶圆级别实现相对较为精准地定位，还可以提高vcsel发光点和光调制部的结合稳定性，热电制冷结构在晶圆级别上集成于vcsel发光点和/或光电二极管，可以提高热电制冷结构与vcsel发光点和/或光电二极管的结合稳定性。
11.本技术的又一个优势在于提供了一种vcsel晶圆及其vcsel集成芯片，其中，所述vcsel集成芯片在芯片制造厂即可实现vcsel发光点和光调制部的制造和装配、热电制冷结构与vcsel发光点和/或光电二极管的装配，提高了产业效率。
12.本技术的又一个优势在于提供了一种vcsel晶圆及其vcsel集成芯片，其中，所述vcsel集成芯片中的vcsel发光点、光调制部、热电制冷结构和光电二极管在同一芯片制造厂完成，可提高各个vcsel发光点之间的结构均一性、各个光电二极管之间的结构均一性、vcsel发光点和光调制部之间的装配精度均一性，以及，vcsel发光点和/或光电二极管与热电制冷结构之间的装配精度均一性。
13.为了实现上述至少一优势或其他优势和目的，根据本技术的一个方面，提供了一种vcsel集成芯片，其包括：至少一vcsel发光点；在晶圆级别上集成于所述vcsel发光点的光调制部；与所述vcsel发光点相间隔的至少一光电二极管，所述vcsel发光点和所述光电二极管共用衬底层；以及，在晶圆级别上集成于所述vcsel发光点的热电制冷结构，所述热电制冷结构包括多个热电偶对，每一热电偶对包括相互电连接的p型结构和n型结构。
14.在根据本技术的vcsel集成芯片中，每一所述vcsel发光点包括vcsel主体，以及，电连接于所述vcsel主体的vcsel正电极和vcsel负电极，每一所述vcsel主体包括所述衬底层、第一反射层、有源区、具有限制孔的限制层和第二反射层，所述光调制部对应于所述限制孔，每一所述光电二极管包括二极管主体、电连接于所述二极管主体的二极管正电极和二极管负电极，每一所述二极管主体包括所述衬底层、第一型掺杂半导体层、内耗尽层、第二型掺杂半导体层和防反射层。
15.在根据本技术的vcsel集成芯片中，所述热电制冷结构位于所述vcsel发光点的有源区的背光侧，所述光调制部位于所述vcsel发光点的有源区的出光侧。
16.在根据本技术的vcsel集成芯片中，所述vcsel发光点的衬底层、所述第一反射层、所述有源区和所述第二反射层自下而上依次排布，所述限制层位于所述有源区的上侧和/或有源区的下侧，所述光电二极管的衬底层、所述第一型掺杂半导体层、所述内耗尽层、所述第二型掺杂半导体层和所述防反射层自下而上依次排布，所述热电制冷结构位于所述衬底层的下方，所述光调制部位于所述第二反射层的上方。
17.在根据本技术的vcsel集成芯片中，所述vcsel发光点的衬底层、所述第一反射层、
所述有源区和所述第二反射层自下而上依次排布，所述限制层位于所述有源区的上侧和/或有源区的下侧，所述光电二极管的衬底层、所述第一型掺杂半导体层、所述内耗尽层、所述第二型掺杂半导体层和所述防反射层自下而上依次排布，所述热电制冷结构位于所述衬底层与所述第一反射层之间，所述光调制部位于所述第二反射层的上方。
18.在根据本技术的vcsel集成芯片中，所述vcsel发光点的衬底层、所述第一反射层、所述有源区和所述第二反射层自下而上依次排布，所述限制层位于所述有源区的上侧和/或有源区的下侧，所述光电二极管的衬底层、所述第一型掺杂半导体层、所述内耗尽层、所述第二型掺杂半导体层和所述防反射层自下而上依次排布，所述热电制冷结构位于所述第二反射层的上方，所述光调制部位于所述衬底层与所述第一反射层之间。
19.在根据本技术的vcsel集成芯片中，所述第一反射层为n-dbr层，所述第二反射层为p-dbr层，所述第一型掺杂半导体层为n型掺杂半导体层，所述第二型掺杂半导体层为p型掺杂半导体层。
20.在根据本技术的vcsel集成芯片中，所述第一反射层为p-dbr层，所述第二反射层为n-dbr层，所述第一型掺杂半导体层为p型掺杂半导体层，所述第二型掺杂半导体层为n型掺杂半导体层。
21.根据本技术的另一个方面，提供了一种vcsel晶圆，其包括：如上所述的至少一vcsel集成芯片。
22.通过对随后的描述和附图的理解，本技术进一步的目的和优势将得以充分体现。
23.本技术的这些和其它目的、特点和优势，通过下述的详细说明，附图和权利要求得以充分体现。
附图说明
24.从下面结合附图对本技术实施例的详细描述中，本技术的这些和/或其它方面和优点将变得更加清楚并更容易理解，其中：图1图示了vcsel芯片的工作温度与其光功率之间的关系示意图。
25.图2图示了根据本技术实施例的vcsel晶圆的示意图。
26.图3图示了根据本技术实施例的vcsel集成芯片的一局部截面示意图。
27.图4图示了根据本技术实施例的vcsel集成芯片的另一局部截面示意图。
28.图5图示了根据本技术实施例的vcsel集成芯片的又一局部截面示意图。
29.图6图示了根据本技术实施例的vcsel集成芯片的又一局部截面示意图。
30.图7图示了根据本技术实施例的vcsel集成芯片的又一局部截面示意图。
31.图8图示了根据本技术实施例的vcsel集成芯片的又一局部截面示意图。
32.图9图示了根据本技术实施例的vcsel集成芯片的制造方法的流程示意图。
33.图10图示了根据本技术实施例的vcsel集成芯片的制造过程的示意图之一。
34.图11图示了根据本技术实施例的vcsel集成芯片的制造过程的示意图之二。
35.图12图示了根据本技术实施例的vcsel集成芯片的制造方法的另一流程示意图。
36.图13图示了根据本技术实施例的vcsel集成芯片的另一制造过程的示意图之一。
37.图14图示了根据本技术实施例的vcsel集成芯片的另一制造过程的示意图之二。
38.图15图示了根据本技术实施例的vcsel集成芯片的制造方法的又一流程示意图。
39.图16图示了根据本技术实施例的vcsel集成芯片的又一制造过程的示意图之一。
40.图17图示了根据本技术实施例的vcsel集成芯片的又一制造过程的示意图之二。
具体实施方式
41.以下说明书和权利要求中使用的术语和词不限于字面的含义，而是仅由发明人使用以使得能够清楚和一致地理解本技术。因此，对本领域技术人员很明显仅为了说明的目的而不是为了如所附权利要求和它们的等效物所定义的限制本技术的目的而提供本技术的各种实施例的以下描述。
42.可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。
43.虽然比如“第一”、“第二”等的序数将用于描述各种组件，但是在这里不限制那些组件。该术语仅用于区分一个组件与另一组件。例如，第一组件可以被称为第二组件，且同样地，第二组件也可以被称为第一组件，而不脱离本技术构思的教导。在此使用的术语“和/或”包括一个或多个关联的列出的项目的任何和全部组合。
44.在这里使用的术语仅用于描述各种实施例的目的且不意在限制。如在此使用的，单数形式意在也包括复数形式，除非上下文清楚地指示例外。另外将理解术语“包括”和/或“具有”当在该说明书中使用时指定所述的特征、数目、步骤、操作、组件、元件或其组合的存在，而不排除一个或多个其它特征、数目、步骤、操作、组件、元件或其组的存在或者附加。
45.申请概述：如上所述，在组装所述vcsel激光器与其他器件组装的过程中存在装配稳定性和安装精度的问题。例如，在组装vcsel激光器与光学衍射元件的过程中，光学衍射元件相对于vcsel激光器的安装精度将极大地影响激光投射单元的性能。目前主要依靠物理定位确定vcsel激光器和学衍射元件的相对位置关系，并通过支架和/或粘合剂进行元件固定，保持vcsel激光器和学衍射元件的相对位置关系。在组装激光投射单元与摄像头单元的过程中，也主要通过支架和/或粘合剂进行元件固定。
46.然而，物理定位能够达到的定位精度是有限的，当vcsel激光器与光学元件之间的相对位置关系的精度要求较高时，物理定位可能无法满足应用需求。通过支架和/或粘合剂进行元件固定存在装配稳定性问题，当发生意外碰撞时，各个元件可能发生脱落。即便没有发生意外的碰撞，随着时间的推移，各个元件之间的配合精度也可能会降低。
47.再例如，随着vcsel技术的逐步成熟，更多高功率、高功率密度应用也逐步开发，近些年逐步成熟的多结技术可满足车载激光雷达应用，然而，应用于车载激光雷达的vcsel所处的工作环境较为严苛，vcsel所处工作环境温度为85℃至105℃时光功率将快速下降，如图1所示，基于热敏特性，vcsel性能随温度升高而变差。为了降低vcsel激光器的工作温度，可将半导体制冷器装配于vcsel激光器。目前，主要通过贴装的方式将半导体制冷器装配于封装后的vcsel激光器。
48.然而，通过贴装的方式将半导体制冷器装配于封装后的vcsel激光器时，半导体制冷器与vcsel激光器之间的结合稳定性较差，半导体制冷器容易脱落。
49.在实际产业中，vcsel激光器通常由芯片制造厂提供，而vcsel封装产品的组装工作则由封装厂来完成。也就是，从vcsel激光器到vcsel封装产品经过产业链的两个节点。并
且，在实际产业中，封装厂可能采购由不同厂商提供的vcsel激光器，同时，在组装过程中还有可能发生组装精度不一等问题，导致最终成型的vcsel封装产品的一致性难以确保。
50.基于此，本技术的发明人提出，从半导体产品设计和制造工艺出发，在晶圆级别集成vcsel激光器结构、光学调制结构、热电制冷结构和光电二极管结构。通过这样的方式，实现vcsel激光器结构和光学调制结构之间相对较为精准的定位和相对较为稳定的结合，以及，热电制冷结构与vcsel激光器结构和/或光电二极管结构之间相对较为稳定的结合。
51.相应地，根据本技术的一个方面，本技术提出了一种vcsel集成芯片，其包括：在介绍本技术的基本原理之后，下面将参考附图来具体介绍本技术的各种非限制性实施例。
52.示意性vcsel集成芯片：如图1至图8所示，根据本技术实施例的vcsel晶圆被阐明，其中，如图1所示，所述vcsel晶圆包括至少一vcsel集成芯片 10，当所述vcsel晶圆包括多个vcsel集成芯片 10时，多个vcsel集成芯片 10形成vcsel集成芯片阵列，所述vcsel晶圆具有形成于至少二所述vcsel集成芯片 10之间的切割道 105，后续工艺中可沿所述切割道 105对所述vcsel晶圆进行切割，将多个vcsel集成芯片 10分隔开。所述vcsel集成芯片 10包括至少一vcsel发光点 60和至少一光电二极管 90。所述vcsel发光点 60可作为深度摄像模组中的激光投射单元的光源，所述光电二极管 90可作为深度摄像模组中的摄像头单元的光电传感器。也就是，所述vcsel集成芯片集成了深度摄像模组的激光投射单元的部分部件和深度摄像模组的摄像头单元的部分部件。所述深度摄像模组可为结构光摄像模组或tof摄像模组。
53.具体地，如图2至图8所示，在本技术实施例中，所述vcsel集成芯片 10包括至少一vcsel发光点 60，即，单个vcsel激光器结构，和在晶圆级别上集成于所述vcsel发光点 60的光调制部 70。所述vcsel发光点 60和光调制部 70在晶圆级别上集成在一起，可以在晶圆级别实现相对较为精准地定位，还可以提高vcsel发光点 60和光调制部 70的结合稳定性，且在芯片制造厂即可实现vcsel发光点 60和光调制部 70的装配，提高产业效率。所述vcsel集成芯片 10中的vcsel发光点 60和光调制部 70在同一芯片制造厂完成，可提高集成了vcsel发光点 60和光调制部 70的各个vcsel集成芯片 10之间的结构均一性，以及，vcsel发光点 60和光调制部 70之间的装配精度均一性。
54.每一vcsel发光点 60包括vcsel主体 61，以及，电连接于所述vcsel主体 61的vcsel正电极 62和vcsel负电极 63。每一所述vcsel主体 61包括相互叠置的衬底层 611、第一反射层 612、有源区 613、具有限制孔 601的限制层 614和第二反射层 615，所述vcsel发光点 60的衬底层 611、所述第一反射层 612、所述有源区 613和所述第二反射层 615自下而上依次排布。所述限制层 614位于所述有源区 613的上侧和/或有源区 613的下侧。所述光调制部 70对应于所述限制孔 601。
55.可选地，所述第一反射层 612为n-dbr层，所述第二反射层 615为p-dbr层，也就是，所述vcsel发光点 60的衬底层 611、所述n-dbr层、所述有源区 613和所述p-dbr层自下而上依次排布；或者，所述第一反射层 612为p-dbr层，所述第二反射层 615为n-dbr层，也就是，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述n-dbr层自下而上依次排布。
56.在本技术实施例中，所述衬底层 611的制成材料可为inp、gan、gaas等掺杂型材
611由可透光材料制成，具有可透光结构，以使得光线透过所述衬底层 611后投射出去。应可以理解，所述光调制部 70也可形成于其他位置，例如，所述衬底层 611的下方。
62.在本技术的又一些实施方式中，所述第一反射层 612为p-dbr层，所述第二反射层 615为n-dbr层，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述n-dbr层自下而上依次排布，所述vcsel发光点 60的出光方向为从所述有源区 613指向所述第二反射层 615（即，n-dbr层）。所述光调制部 70形成于所述第二反射层 615（即，n-dbr层）的上方且对应于所述限制孔 601（如图6和图7所示）。使得所述vcsel发光点 60从所述第二反射层 615（即，n-dbr层）出射的光线经过所述光调制部 70的调制后投射出去。
63.在本技术的又一些实施方式中，所述第一反射层 612为p-dbr层，所述第二反射层 615为n-dbr层，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述n-dbr层自下而上依次排布，所述vcsel发光点 60的出光方向为从所述有源区 613指向所述第一反射层 612第一反射层 612（即，p-dbr层）。所述光调制部 70形成于所述第一反射层 612（即，p-dbr层）的下方且对应于所述限制孔 601（如图8所示），可形成于所述衬底层 611和所述第一反射层 612（即，p-dbr层）之间，使得所述vcsel发光点 60从所述第一反射层 612（即，p-dbr层）出射的光线经过所述光调制部 70的调制后穿过所述衬底层 611后投射出去。应可以理解，所述光调制部 70也可形成于其他位置，例如，所述衬底层 611的下方。
64.所述vcsel发光点 60被导通后，电流被所述限制层 614限制流向，其最终被导入所述vcsel发光点 60的中部区域，以使得所述有源区 613的中部区域产生激光。更具体地，在本技术实施例中，所述限制层 614具有环绕于所述限制孔 601周围的限制区域，所述限制区域具有较高的电阻率以限制载流子流入所述vcsel发光点 60的中部区域，且所述限制区域的折射率较低以对光子进行横向限制，载流子和光学横向限制增加了所述有源区 613内的载流子和光子的密度，提高了在所述有源区 613内产生光的效率。
65.在本技术实施例中，所述限制层 614可被实施为氧化限制层 614，其通过氧化工艺形成于所述有源区 613的上侧和/或下侧。所述限制层 614也可被实施为其他类型，例如，被实施为离子限制层 614，其通过离子种植工艺形成于所述有源区 613的上侧或下侧，对此，并不为本技术所局限。
66.所述vcsel正电极 62和所述vcsel负电极 63的形成位置并不为本技术所局限。在本技术的一些实施方式中，如图3至图4所示，所述第一反射层 612为n-dbr层，所述第二反射层 615为p-dbr层，所述p-dbr层位于所述有源区 613的上方，所述n-dbr层位于所述有源区 613的下方，所述vcsel正电极 62形成于所述vcsel主体 61的上表面，即，主体上表面 602，所述衬底层 611的上表面局部暴露，所述vcsel负电极 63形成于所述衬底层 611的上表面的被暴露的部分。可选地，所述vcsel负电极 63也可形成于其他位置，例如，所述第一反射层 612（即，n-dbr层）的上表面局部暴露，所述vcsel负电极 63形成于所述第一反射层 612（即，n-dbr层）的上表面中被暴露的部分；再例如，所述衬底层 611的下表面（如图5所示）。当所述第二反射层 615（即，p-dbr层）位于所述有源区 613的上方且所述vcsel发光点 60被导通后，由所述有源区 613产生的激光从所述第二反射层 615（即，p-dbr层）出射时，所述vcsel正电极 62可被实施为环形正电极，其中部形成对应于所述限制孔 601的出光孔 604，以允许光线穿出。当所述第二反射层 615（即，p-dbr层）位于所述有源区 613的上方且
所述vcsel发光点 60被导通后，由所述有源区 613产生的激光从所述第一反射层 612（即，n-dbr层）出射时，所述vcsel负电极 63可被实施为环形负电极，其中部形成对应于所述限制孔 601的出光孔 604，以允许光线穿出。
67.在本技术的另一些实施方式中，如图6至图7所示，所述第一反射层 612为p-dbr层，所述第二反射层 615为n-dbr层，所述n-dbr层位于所述有源区 613的上方，所述p-dbr层位于所述有源区 613的下方，所述vcsel负电极 63形成于所述vcsel主体 61的上表面，即，主体上表面 602，所述衬底层 611的上表面局部暴露，所述vcsel正电极 62形成于所述衬底层 611的上表面的被暴露的部分。可选地，所述vcsel正电极 62也可形成于其他位置，例如，所述第一反射层 612（即，p-dbr层）的上表面局部暴露，所述vcsel正电极 62形成于所述第一反射层 612（即，p-dbr层）的上表面的被暴露的部分；再例如，所述衬底层 611的下表面（如图8所示）。当所述第二反射层 615（即，n-dbr层）位于所述有源区 613的上方且所述vcsel发光点 60被导通后，由所述有源区 613产生的激光从所述第二反射层 615（即，n-dbr层）出射时，所述vcsel负电极 63可被实施为环形负电极，其中部形成对应于所述限制孔 601的出光孔 604，以允许光线穿出。当所述第二反射层 615（即，n-dbr层）位于所述有源区 613的上方且所述vcsel发光点 60被导通后，由所述有源区 613产生的激光从所述第一反射层 6122（即，p-dbr层）出射时，所述vcsel正电极 62可被实施为环形负电极，其中部形成对应于所述限制孔 601的出光孔 604，以允许光线穿出。
68.在本技术实施例中，所述光调制部 70包括至少一凸透镜结构和/或至少一凹透镜结构和/或光栅结构。可根据实际需求设计所述光调制部 70的结构类型。
69.当所述光调制部 70具有凸透镜结构时，所述光调制部 70的凸透镜结构能够缩减从所述激光出射面出射的激光的光束发散角。当所述光调制部 70具有凹透镜结构时，所述光调制部 70的凹透镜结构能够增大从所述激光出射面出射的光束发散角。
70.值得一提的是，相比于传统工艺中通过其他元件支撑的方式或者通过粘合剂贴装的方式将光学调制元件装配于vcsel发光点 60上，本技术在晶圆级别上将所述光调制部 70集成于所述vcsel发光点 60，所述光调制部 70和所述vcsel发光点 60之间没有多余的影响激光的部件，能够提高对光线的调制精度，使得所述vcsel发光点 60出射的激光按照预期的调制方式被调制。
71.值得一提的是，在本技术的一些实施方式中，所述vcsel集成芯片 10还包括包覆所述光调制部 70的整个外表面的保护部 80。
72.在本技术实施例中，所述vcsel发光点 60和所述光电二极管90在同一晶圆片上形成，在同一芯片制造厂完成，也可在芯片制造厂完成装配，提高产业效率。所述vcsel发光点 60和所述光电二极管90在同一芯片制造厂完成，可提高各个光电二极管 90之间的结构均一性，以及，所述vcsel发光点 60和所述光电二极管90之间的装配均一性。
73.所述vcsel发光点 60和所述光电二极管90相间隔。每一所述光电二极管 90包括二极管主体 91、电连接于所述二极管主体 91的二极管正电极 92和二极管负电极 93，每一所述二极管主体 91包括所述衬底层 611、第一型掺杂半导体层 911、内耗尽层 912、第二型掺杂半导体层 913和防反射层 914，所述vcsel主体 61和所述二极管主体 91共用所述衬底层 611。也就是，所述vcsel发光点 60的vcsel主体 61的衬底层 611与所述二极管主体 91的衬底层 611为共用衬底层。
74.在本技术的一实施方式中，所述第一型掺杂半导体层 911为n型掺杂半导体层，所述第二型掺杂半导体层 913为p型掺杂半导体层。在本技术的另一些实施方式中，所述第一型掺杂半导体层 911为p型掺杂半导体层，所述第二型掺杂半导体层 913为n型掺杂半导体层。
75.所述n型掺杂半导体层可由n型掺杂的gaas制成，所述n型掺杂半导体层可由p型掺杂的gaas制成。应可以理解，所述n型掺杂半导体层可以由n型掺杂的其他半导体材料制成，所述p型掺杂半导体层可以由p型掺杂的其他半导体材料制成。
76.所述内耗尽层 912可由非掺杂型gaas制成或者低浓度n型掺杂的gaas制成，所述内耗尽层 912也可以由非掺杂型的其他半导体材料制成或者低浓度n型掺杂的其他材料制成。所述防反射层 914可由二氧化硅材料制成，位于所述光电二极管 90的受光面，所述防反射层 914也可以由其他抗反射材料制成。
77.在本技术实施例中，所述衬底层 611、所述第一型掺杂半导体层 911、所述内耗尽层 912、所述第二型掺杂半导体层 913和所述防反射层 914自下而上依次排布。当所述第一型掺杂半导体层 911为n型掺杂半导体层，所述第二型掺杂半导体层 913为p型掺杂半导体层时，所述衬底层 611、所述n型掺杂半导体层、所述内耗尽层 912、所述p型掺杂半导体层和所述防反射层 914自下而上依次排布。所述二极管正电极 92形成于所述第二型掺杂半导体层 913（即，p型掺杂半导体层）的上方，所述衬底层 611的上表面局部暴露，所述二极管负电极 93形成于所述衬底层 611的上表面的被暴露部分。所述二极管负电极 93也可形成于其他位置，例如，所述第一型掺杂半导体层 911（即，n型掺杂半导体层）的上表面局部暴露，所述二极管负电极 93形成于所述第一型掺杂半导体层 911（即，n型掺杂半导体层）的上表面的被暴露部分。
78.当所述第一型掺杂半导体层 911为p型掺杂半导体层，所述第二型掺杂半导体层 913为n型掺杂半导体层时，所述衬底层 611、所述p型掺杂半导体层、所述内耗尽层 912、所述n型掺杂半导体层和所述防反射层 914自下而上依次排布。所述二极管负电极 93形成于所述第二型掺杂半导体（即，n型掺杂半导体层）的上方，所述衬底层 611的上表面局部暴露，所述二极管正电极 92形成于所述衬底层 611的上表面的被暴露部分。所述二极管正电极 92也可形成于其他位置，例如，所述第一型掺杂半导体层 911（即，p型掺杂半导体层）的上表面局部暴露，所述二极管正电极 92形成于所述第一型掺杂半导体层 911（即，p型掺杂半导体层）的上表面的被暴露部分。
79.所述光电二极管 90的衬底层 611、所述n型掺杂半导体层、所述内耗尽层 912、p型掺杂半导体层和防反射层 914自下而上依次排布时，所述光电二极管 90还包括环绕于所述n掺杂半导体层周围的保护环（图中未示意）。
80.在本技术实施例中，所述vcsel集成芯片 10还包括热电制冷结构 30，以降低所述vcsel集成芯片 10的工作温度，且所述热电制冷结构 30在晶圆级别上集成于所述vcsel发光点 60和/或光电二极管 90，可以提高所述热电制冷结构 30与所述vcsel发光点 60和/或光电二极管 90之间的结合强度。
81.所述热电制冷结构 30利用珀耳帖效应来降低温度所述vcsel集成芯片 10的工作温度。所述珀耳帖效应指当有电流通过不同的导体组成的回路时，除产生不可逆的焦耳热外，在不同导体的接头处随着电流方向的不同会分别出现吸热、放热现象。相应地，所述热
电制冷结构 30包括多个热电偶对 31，每一所述热电偶对 31包括两种不同类型的导体结构，即，p型结构 311和n型结构 312，以形成热端和冷端。p型结构 311可实施为p型材料掺杂的bi或te的合金（例如，bi2te3或bisb）、pbte、sige、mgsi，p型掺杂元素有sb，b，等；n型结构 312可实施为n型材料掺杂的bi或te的合金（例如，bi2te3或bisb）、pbte、sige、mgsi，n型掺杂元素有se，p等。
82.所述热电制冷结构 30还包括电连接于一个所述热电偶对 31的热电正电极 32和电连接于另一个所述热电偶对 31的热电负电极 33。所述热电正电极 32形成于一个所述热电偶对的n型结构 312处，所述热电负电极 33形成于一个所述热电偶对 31的p型结构 311处。可通过控制所述热电制冷结构 30的电连接方式控制所述热电制冷结构 30的热端，即，放热端，和所述热电制冷结构 30的冷端，即，吸热端。可选地，所述热电正电极 32和所述热电负电极 33被配置为控制所述热电制冷结构 30的热端形成于所述热电制冷结构 30的底部；或者，所述热电正电极 32和所述热电负电极 33被配置为控制所述热电制冷结构 30的热端形成于所述热电制冷结构 30的顶部。
83.可选地，多个所述热电偶对 31以电串联、热并联的方式连接。相应地，所述热电制冷结构 31包括多个第一电连接线 341和多个第二电连接线351，每个热电偶对 31的一个p型结构 311和一个n型结构312之间形成有一条第一电连接线 341，每两个相邻的热电偶对 31中，其中每一个热电偶对 31的p型结构 311和另一个热电偶对 31的n型结构 312之间形成一条第二电连接线 351。相应地，每条所述第一电连接线 341形成于每个所述热电偶对 31的p型结构 311和n型结构 312之间，每条所述第二电连接线 432形成于一个所述热电偶对 31的p型结构 311与相邻的所述热电偶对 31的n型结构 312之间。多个所述第一电连接线 341形成第一电连接层 34，多个所述第二电连接线 351形成第二电连接层 35。
84.所述热电制冷结构 30还包括绝缘填充体 36。至少部分所述绝缘填充体 36填充于相邻两个所述热电偶对 31的p型结构 311和n型结构 312之间；至少部分所述绝缘填充体 36填充于每个所述热电偶端 31的p型结构 311和n型结构 312之间。
85.所述热电制冷结构 30还包括形成于所述vcsel主体 61和/或所述二极管主体 91之间的绝缘层 37，以对所述vcsel发光点 60和/或所述光电二极管 90与所述热电制冷结构 30之间进行电隔离。
86.可选地，所述热电制冷结构 30可形成于所述vcsel主体 61和/或光电二极管主体 91的表面（如图3和图5、图6至图8所示），也可以形成于所述vcsel主体 61内和/或光电二极管主体 91内（如图4和图7所示）。当所述热电制冷结构 30形成于所述vcsel主体 61的表面时，便于封装时所述热电制冷结构 30与热沉结构相贴合，加快散热。所述热沉结构是指温度基本不随传递至其的热量的变化而变化的结构。
87.优选地，所述热电制冷结构 30形成于所述vcsel发光点 60的背光侧，以避免影响所述vcsel发光点 60的出光性能。所述vcsel发光点 30的背光侧是指位于其有源区 613的背离光出射方向出射光线的一侧，例如，当所述衬底层 611、第一反射层 612、所述有源区 613和所述第二反射层 615自下而上依次排布，且光的出射方向为从所述有源区 613指向所述第二反射层 615时，所述有源区 613的下侧为所述vcsel发光点 60的背光侧，所述第一反射层 612和所述衬底层位于所述vcsel发光点的背光侧；所述衬底层 611、第一反射层 612、所述有源区 613和所述第二反射层 615自下而上依次排布，且光的出射方向为从所述
有源区 613指向所述第一反射层 612时，所述有源区 613的侧为所述vcsel发光点 60的背光侧，所述第二反射层 615位于所述vcsel发光点 60的背光侧。
88.相应地，在本技术的一些实施方式中，所述第一反射层 612为n-dbr层，所述第二反射层 615为p-dbr层，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述n-dbr层自下而上依次排布，所述vcsel发光点 60的出光方向为从所述有源区 613指向所述第二反射层 615（即，p-dbr层）。所述热电制冷结构 30形成于所述衬底层 611的下方。在本技术的一具体示例中，所述衬底层 611的下表面形成所述vcsel发光主体 61的下表面，也就是，所述热电制冷结构 30形成于所述vcsel发光主体 61的下表面。
89.当所述热电制冷结构 30形成于所述衬底层 611时，所述热电正电极 32和所述热电负电极 33被配置为控制所述热电制冷结构 30的热端形成于所述热电制冷结构 30的底部。所述热电制冷结构 30的顶部吸收所述vcsel发光点 60和/或所述光电二极管 90的热量，所述热电制冷结构 30通过所述热沉结构散热，使得所述vcsel主体10在较低温度条件下工作，保证其性能，例如，其光功率。所述热电制冷结构 30包括形成于所述衬底层 611和所述热电偶对 31之间的绝缘层 37。
90.在本技术的另一些实施方式中，所述第一反射层 612为n-dbr层，所述第二反射层 615为p-dbr层，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述n-dbr层自下而上依次排布，所述vcsel发光点 60的出光方向为从所述有源区 613指向所述第二反射层 615（即，p-dbr层）。所述热电制冷结构 30形成于所述衬底层 611和所述第一反射层 612（即，所述n-dbr层）之间。
91.当所述热电制冷结构 30形成于所述衬底层 611和所述第一反射层 612之间时，所述热电正电极 32和所述热电负电极 33被配置为控制所述热电制冷结构 30的热端形成于所述热电制冷结构 30的底部。所述热电制冷结构 30的顶部吸收所述vcsel发光点 60和/或所述光电二极管 90的热量，所述热电制冷结构 30的底部通过所述衬底层 611进行散热。可选地，可在所述衬底层 611处设置热沉结构，以进一步通过所述热沉结构散热。所述热电制冷结构 30包括形成于所述衬底层 611和所述热电偶对 31之间的绝缘层 37和形成于所述衬底层 611和所述第一反射层 612之间的绝缘层 37。
92.在本技术的又一些实施方式中，所述第一反射层 612为n-dbr层，所述第二反射层 615为p-dbr层，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述n-dbr层自下而上依次排布，所述vcsel发光点 60的出光方向为从所述有源区 613指向所述第一反射层 612（即，n-dbr层）。所述热电制冷结构 30形成于所述第二反射层 615（即，p-dbr层）的上方。
93.当所述热电制冷结构 30形成于所述热电制冷结构 30形成于所述第二反射层 615的上方时，所述热电正电极 32和所述热电负电极 33被配置为控制所述热电制冷结构 30的热端形成于所述热电制冷结构 30的底顶部。所述热电制冷结构 30的底部吸收所述vcsel发光点 60和/或所述光电二极管 90的热量，所述热电制冷结构 30的顶部通过所述衬底层 611进行散热。所述热电制冷结构 30包括形成于所述第二反射层 615和所述热电偶对 31之间的绝缘层 37。
94.在本技术的又一些实施方式中，所述第一反射层 612为p-dbr层，所述第二反射层 615为n-dbr层，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述
n-dbr层自下而上依次排布，所述vcsel发光点 60的出光方向为从所述有源区 613指向所述第二反射层 615（即，n-dbr层）。所述热电制冷结构 30形成于所述衬底层 611的下方。在本技术的一具体示例中，所述衬底层 611的下表面形成所述vcsel发光主体 61的下表面，也就是，所述热电制冷结构 30形成于所述vcsel发光主体 61的下表面。
95.在本技术的又一些实施方式中，所述第一反射层 612为p-dbr层，所述第二反射层 615为n-dbr层，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述n-dbr层自下而上依次排布，所述vcsel发光点 60的出光方向为从所述有源区 613指向所述第二反射层 615（即，n-dbr层）。所述热电制冷结构 30形成于所述衬底层 611和所述第一反射层 612（即，所述p-dbr层）之间。
96.在本技术的又一些实施方式中，所述第一反射层 612为p-dbr层，所述第二反射层 615为n-dbr层，所述vcsel发光点 60的衬底层 611、所述p-dbr层、所述有源区 613和所述n-dbr层自下而上依次排布，所述vcsel发光点 60的出光方向为从所述有源区 613指向所述第一反射层 612（即，p-dbr层）。所述热电制冷结构 30形成于所述第二反射层 615（即，n-dbr层）的上方。
97.示意性vcsel集成芯片的制造方法：相应地，在本技术实施例中，提出一种vcsel集成芯片的制造方法，如图9至图11所示，其包括：s110，通过外延生长工艺形成至少一vcsel主体 61，其中，所述vcsel主体 61包括：衬底层 611、第一反射层 612、有源区 613、具有限制孔 601的限制层 614和第二反射层 615；s120，在所述vcsel主体 61的上表面形成光调制部 70；s130，在所述衬底层 611上方生长第一型掺杂半导体层 911、内耗尽层 912、第二型掺杂半导体层 913和防反射层 914，以形成二极管主体 91；s140，形成连接于所述vcsel主体 61的vcsel正电极 62和vcsel负电极 63，并形成连接于所述二极管主体 91的二极管正电极 92和二极管负电极 93；以及，s150，在所述衬底层 611下方形成热电制冷结构 30。
98.在步骤s110中，通过外延生长工艺形成至少一vcsel主体 61。具体地，形成所述vcsel主体61的具体实施方式并不为本技术所局限。在本技术的一个具体示例中，首先，提供一衬底层 611，接着，通过外延生长工艺在所述衬底层 611上生长叠置于所述衬底层 611的第一掺杂型半导体交替层、有源区形成层和第二掺杂型半导体交替层，以形成外延主体结构，所述外延主体结构包括叠置于所述衬底层 611的第一掺杂型半导体交替层、有源区形成层和第二掺杂型半导体交替层。所述第一掺杂型半导体交替层、所述有源区形成层和所述第二掺杂型半导体交替层自下而上排布。所述第一掺杂型半导体交替层被实施为n型半导体交替层，所述第二掺杂型半导体交替层被实施为p型半导体交替层，或者，所述第一掺杂型半导体交替层被实施为p型半导体交替层，所述第二掺杂型半导体交替层被实施为n型半导体交替层。接着，定义出vcsel发光点形成区，通过蚀刻工艺去除所述外延主体的vcsel发光点形成区之外的部分，以使得所述外延主体结构被分隔为用于形成所述vcsel发光点 60的多个单元结构。具体地，使得所述外延主体结构的每层结构（即，n型半导体交替层、有源区形成层和p型半导体交替层）分别被分隔为多个子单元区。每一单元结构包括：至少一第一掺杂型半导体交替层子单元区、至少一有源区形成层子单元区和至少一第二掺杂型半导体交替层子单元区。对所述单元结构进行氧化处理，使得所述单元结构中每一第一掺杂型半导体交替层子单元区的部分交替层和/或所述第二掺杂型半导体交替层子单元区的部分交替层的靠近所述单元结构外边缘的部分被氧化，形成限制区域，靠近所述单元结
63，并形成连接于所述二极管主体 91的二极管正电极 92和二极管负电极 93。具体地，所述vcsel正电极 62和所述vcsel负电极 63，以及，所述二极管正电极 92和所述二极管负电极 93的形成方式和形成位置并不为本技术所局限。在本技术的一实施方式中，当所述n型半导体交替层、所述有源区形成层和所述p型半导体交替层自下而上排布时，通过电镀的方式在所述vcsel主体 61的上表面，即，主体上表面 602上形成所述vcsel正电极 62，通过电镀的方式在所述vcsel衬底层 611的上表面形成所述vcsel负电极 63；通过电镀的方式在所述二极管主体 91的上表面形成所述二极管正电极 92；通过电镀方式在所述vcsel衬底层 611的上表面形成所述二极管负电极 93。
103.当所述p型半导体交替层、所述有源区形成层和所述n型半导体交替层自下而上排布时，通过电镀的方式在所述vcsel衬底层 611的上表面形成所述vcsel正电极 62；通过电镀的方式在所述vcsel主体 61的上表面，即，主体上表面 602上形成所述vcsel负电极 63；通过电镀方式在所述vcsel衬底层 611的上表面形成所述二极管正电极 92；通过电镀的方式在所述二极管主体 91的上表面形成所述二极管负电极 93。
104.在步骤s150中，在所述衬底层 611下方形成热电制冷结构 30。具体地，首先，在所述衬底层 611的下表面形成绝缘层 37。然后，在所述绝缘层 37的下表面形成第一电连接层 34，所述第一电连接层 34包括多条相互间隔的第一电连接线 341。接着，可通过半导体生长工艺在所述第一电连接线 341的下表面生长多个热电偶对 31，每一所述热电偶对 31包括一个p型结构 311和一个n型结构 312，一个热电偶对 31的p型结构 311和n型结构 312形成于一条所述第一电连接线 341。随后，可在所述热电偶对 31的下表面形成第二电连接层 35、热电正电极 32和热电负电极 33，其中，所述第二电连接层 35包括相互间隔的多条第二电连接线 351，一条所述第二电连接线 351形成于一个所述热电偶对 31的一个p型结构 311和与其相邻的所述热偶对 31的n型结构 312之间；所述热电正电极 32形成于一个所述热电偶对 31的n型结构 312，所述热电负电极 33形成于一个热电偶对 31的p型结构 311。
105.在本技术实施例中，提出另一种vcsel集成芯片的制造方法，如图12至图14所示，其包括：s210，提供一衬底层 611；s220，在所述衬底层上方形成热电制冷结构 30；s230，在所述热电制冷结构 30上方形成第一反射层 612、有源区 613、具有限制孔 601的限制层 614和第二反射层 615，以形成所述热电制冷结构 30和vcsel主体 61的集成单元；s240，在所述vcsel主体 61的上表面形成光调制部 70；s250，在所述热电制冷结构 30上生长第一型掺杂半导体层 911、内耗尽层 912、第二型掺杂半导体层 913和防反射层 914，以形成二极管主体 91；s260，形成连接于所述vcsel主体 61的vcsel正电极 62和vcsel负电极 63，并形成连接于所述二极管主体 91的二极管正电极 92和二极管负电极 93。
106.在步骤s210中，提供一衬底层 611。具体地，所述衬底层 611的制成材料可为inp、gan、gaas等掺杂型材料。
107.在步骤s220中，在所述衬底层上形成热电制冷结构 30，以形成所述热电制冷结构 30和vcsel主体 61的集成单元。具体地，首先，在所述衬底层 611上形成绝缘层 37。然后，在所述绝缘层 37上形成一电连接层、热电正电极 32和热电负电极 33，所述电连接层包括多条相互间隔的电连接线。接着，可通过半导体生长工艺在所述电连接线上方生长多个热电偶对 31，每一所述热电偶对 31包括一个p型结构 311和一个n型结构 312，一个热电偶
对 31的p型结构 311和n型结构 312形成于一条所述电连接线；一个n型结构 312形成于所述热电正电极 32，一个p型结构 311形成于所述热电负电极 33。随后，可在所述热电偶对 31的上方形成包括相互间隔的多条电连接线的另一电连接层，所述热电偶对 31的上方的每一电连接线形成于一个所述热电偶对 31的一个p型结构 311和与其相邻的所述热偶对 31的n型结构 312之间。然后，在所述第二电连接线 351上形成另一绝缘层 37。
108.在步骤s230中，在所述热电制冷结构 30的位于所述第二电连接线 351上的绝缘层 37上方形成第一反射层 612、有源区 613、具有限制孔 601的限制层 614和第二反射层 615，以形成所述热电制冷结构 30和vcsel主体 61的集成单元。具体地，通过外延生长工艺在所述热电制冷结构 30上生长第一掺杂型半导体交替层、有源区形成层和第二掺杂型半导体交替层，以形成外延主体结构，所述外延主体结构包括所述第一掺杂型半导体交替层、有源区形成层和第二掺杂型半导体交替层。所述第一掺杂型半导体交替层、所述有源区形成层和所述第二掺杂型半导体交替层自下而上排布。所述第一掺杂型半导体交替层被实施为n型半导体交替层，所述第二掺杂型半导体交替层被实施为p型半导体交替层，或者，所述第一掺杂型半导体交替层被实施为p型半导体交替层，所述第二掺杂型半导体交替层被实施为n型半导体交替层。接着，定义出vcsel发光点形成区，通过蚀刻工艺去除所述外延主体的vcsel发光点形成区之外的部分，以使得所述外延主体结构被分隔为用于形成所述vcsel发光点 60的多个单元结构。具体地，使得所述外延主体结构的每层结构（即，n型半导体交替层、有源区形成层和p型半导体交替层）分别被分隔为多个子单元区。每一单元结构包括：至少一第一掺杂型半导体交替层子单元区、至少一有源区形成层子单元区和至少一第二掺杂型半导体交替层子单元区。对所述单元结构进行氧化处理，使得所述单元结构中每一第一掺杂型半导体交替层子单元区的部分交替层和/或所述第二掺杂型半导体交替层子单元区的部分交替层的靠近所述单元结构外边缘的部分被氧化，形成限制区域，靠近所述单元结构的中心的部分未被氧化，形成所述限制区域内的限制孔 601，使得单元结构中所述第一掺杂型半导体交替层子单元区的部分交替层和/或第二掺杂型半导体交替层子单元区的部分交替层形成具有限制孔 601的限制层 614。还可以通过其他方式形成所述限制层 614，例如，通过离子种植工艺形成所述限制层 614。这样，每一被氧化后的单元结构和所述衬底层 611形成一所述vcsel主体 61，其中，所述第一掺杂型半导体交替层子单元区中未形成所述限制层的部分形成所述第一反射层 612，所述第二掺杂型半导体交替层子单元区中未形成所述限制层的部分形成所述第二反射层 615，所述有源区形成层子单元区形成所述vcsel主体 61的有源区。在本技术实施例中，可将所述衬底层 611减薄。
109.在步骤s240中，在所述vcsel主体 61的上表面形成光调制部 70。具体地，所述光调制部 70的形成方式并不为本技术所局限。在本技术的一实施方式中，所述光调制部 70过蚀刻工艺形成。首先，可在所述第二掺杂型半导体交替层上形成调制部形成层。然后，在通过蚀刻工艺去除所述外延主体的vcsel发光点形成区之外的部分，以使得所述外延主体结构被分隔为用于形成所述vcsel发光点 60的多个单元结构的过程中，将所述调制部形成层也分隔为多个子单元区，使得所述调制部形成层被分隔为相互间隔且分别对应于多个所述单元结构的多个调制部形成层子单元区。接着，通过分别对多个所述调制部形成层子单元区进行蚀刻分别去除多个所述调制部形成层子单元区的一部分，剩余部分形成具有预设形状的多个光调制部 70。
110.在本技术的另一实施方式中，所述光调制部 70通过氧化工艺形成。首先，可在所述第二掺杂型半导体交替层上形成调制部形成层。所述调制部形成层包括至少二半导体层结构层，至少二所述半导体层结构层由具有不同浓度的金属原子掺杂的半导体材料制成。然后，在通过蚀刻工艺去除所述外延主体的vcsel发光点形成区之外的部分，以使得所述外延主体结构被分隔为用于形成所述vcsel发光点 60的多个单元结构的过程中，将所述调制部形成层也分隔为多个子单元区，使得所述调制部形成层被分隔为相互间隔且分别对应于多个所述单元结构的多个调制部形成层子单元区。接着，对所述调制部形成层子单元区进行氧化处理，所述调制部形成层子单元区的半导体层结构层的预设区域接近所述调制部形成层子单元区的外边缘，被氧化形成保护部 80，所述调制部形成层子单元区的未被氧化的区域形成所述光调制部 70，所述保护部 80包覆所述光调制部 70的整个外表面。可选地，氧化所述单元结构和氧化所述调制部形成层可同时进行，也可分别单独进行。
111.在步骤s250中，在所述热电制冷结构 30上生长第一型掺杂半导体层 911、内耗尽层 912、第二型掺杂半导体层 913和防反射层 914，以形成二极管主体 91。具体地，定义出光电二极管形成区，所述光电二极管形成区与所述vcsel发光点形成区相间隔。通过外延生长工艺在所述热电制冷结构 30上形成叠置于所述热电制冷结构 30的第一型掺杂半导体层 911、内耗尽层 912和防反射层 914、第二型掺杂半导体层 913，以形成二极管主体 91。当所述第一掺杂型半导体交替层被实施为n型半导体交替层，所述第二掺杂型半导体交替层被实施为p型半导体交替层时，所述第一型掺杂半导体层 911为n型掺杂半导体层，所述第二型掺杂半导体层 913为p型掺杂半导体层。当所述第一掺杂型半导体交替层被实施为p型半导体交替层，所述第二掺杂型半导体交替层被实施为n型半导体交替层时，所述第一型掺杂半导体层 911为p型掺杂半导体层，所述第二型掺杂半导体层 913为n型掺杂半导体层。
112.在步骤s260中，形成连接于所述vcsel主体 61的vcsel正电极 62和vcsel负电极 63，并形成连接于所述二极管主体 91的二极管正电极 92和二极管负电极 93。具体地，所述vcsel正电极 62和所述vcsel负电极 63，以及，所述二极管正电极 92和所述二极管负电极 93的形成方式和形成位置并不为本技术所局限。在本技术的一实施方式中，当所述n型半导体交替层、所述有源区形成层和所述p型半导体交替层自下而上排布时，通过电镀的方式在所述vcsel主体 61的上表面，即，主体上表面 602上形成所述vcsel正电极 62，通过电镀的方式在所述n型半导体交替层形成所述vcsel负电极 63；通过电镀的方式在所述二极管主体 91的上表面形成所述二极管正电极 92；通过电镀方式在所述n型掺杂半导体层形成所述二极管负电极 93。
113.当所述p型半导体交替层、所述有源区形成层和所述n型半导体交替层自下而上排布时，通过电镀的方式在所述p型半导体交替层形成所述vcsel正电极 62；通过电镀的方式在所述vcsel主体 61的上表面，即，主体上表面 602上形成所述vcsel负电极 63；通过电镀方式在所述p型掺杂半导体层形成所述二极管正电极 92；通过电镀的方式在所述二极管主体 91的上表面形成所述二极管负电极 93。
114.在本技术实施例中，提出又一种vcsel集成芯片的制造方法，如图15至图17所示，其包括：s310，提供一衬底层 611；s320，在所述衬底层 611上形成光调制部 70；s330，在所述光调制部 70上方形成第一反射层 612、有源区 613、具有限制孔 601的限制层 614和第
二反射层 615，以形成所述光调制部 70和vcsel主体 61的集成单元；s340，在所述衬底层 611上生长第一型掺杂半导体层 911、内耗尽层 912、第二型掺杂半导体层 913和防反射层 914，以形成二极管主体 91；s350，形成连接于所述vcsel主体 61的vcsel正电极 62和vcsel负电极 63，并形成连接于所述二极管主体 91的二极管正电极 92和二极管负电极 93；以及，s360，在所述vcsel主体 61上方和/或所述二极管主体 91上方形成热电制冷结构 30。
115.在步骤s310中，提供一衬底层 611。具体地，所述衬底层 611的制成材料可为inp、gan、gaas等掺杂型材料。
116.在步骤 s320中，在所述衬底层 611上形成光调制部 70。具体地，所述光调制部 70的形成方式并不为本技术所局限。在本技术的一实施方式中，所述光调制部 70通过氧化工艺形成。首先，可在所述衬底层 611上形成调制部形成层，所述调制部形成层包括至少二半导体层结构层，至少二所述半导体层结构层由具有不同浓度的金属原子掺杂的半导体材料制成。然后，将所述调制部形成层分隔为多个子单元区，使得所述调制部形成层被分隔为相互间隔的多个调制部形成层子单元区。接着，对所述调制部形成层子单元区进行氧化处理，所述调制部形成层子单元区的半导体层结构层的预设区域接近所述调制部形成层子单元区的外边缘，被氧化形成保护部 80，所述调制部形成层子单元区的未被氧化的区域形成所述光调制部 70，所述保护部 80包覆所述光调制部 70的整个外表面。
117.在步骤s330中，在多个所述光调制部 70上方形成第一反射层 612、有源区 613、具有限制孔 601的限制层 614和第二反射层 615，以形成所述光调制部 70和vcsel主体 61的集成单元。具体地，通过外延生长工艺在所述调制部形成层上或者所述光调制部 70和所述保护部 80上生长第一掺杂型半导体交替层、有源区形成层和第二掺杂型半导体交替层，以形成外延主体结构，所述外延主体结构包括所述第一掺杂型半导体交替层、有源区形成层和第二掺杂型半导体交替层。所述第一掺杂型半导体交替层、所述有源区形成层和所述第二掺杂型半导体交替层自下而上排布。所述第一掺杂型半导体交替层被实施为n型半导体交替层，所述第二掺杂型半导体交替层被实施为p型半导体交替层，或者，所述第一掺杂型半导体交替层被实施为p型半导体交替层，所述第二掺杂型半导体交替层被实施为n型半导体交替层。接着，定义出vcsel发光点形成区，通过蚀刻工艺去除所述外延主体的vcsel发光点形成区之外的部分，以使得所述外延主体结构被分隔为用于形成所述vcsel发光点 60的多个单元结构。具体地，使得所述外延主体结构的每层结构（即，n型半导体交替层、有源区形成层和p型半导体交替层）分别被分隔为多个子单元区。每一单元结构包括：至少一第一掺杂型半导体交替层子单元区、至少一有源区形成层子单元区和至少一第二掺杂型半导体交替层子单元区。对所述单元结构进行氧化处理，使得所述单元结构中每一第一掺杂型半导体交替层子单元区的部分交替层和/或所述第二掺杂型半导体交替层子单元区的部分交替层的靠近所述单元结构外边缘的部分被氧化，形成限制区域，靠近所述单元结构的中心的部分未被氧化，形成所述限制区域内的限制孔 601，使得单元结构中所述第一掺杂型半导体交替层子单元区的部分交替层和/或第二掺杂型半导体交替层子单元区的部分交替层形成具有限制孔 601的限制层 614。还可以通过其他方式形成所述限制层 614，例如，通过离子种植工艺形成所述限制层 614。这样，每一被氧化后的单元结构和所述衬底层 611形成一所述vcsel主体 61，其中，所述第一掺杂型半导体交替层子单元区中未形成所述
限制层的部分形成所述第一反射层 612，所述第二掺杂型半导体交替层子单元区中未形成所述限制层的部分形成所述第二反射层 615，所述有源区形成层子单元区形成所述vcsel主体 61的有源区。在本技术实施例中，可将所述衬底层 611减薄。
118.在步骤s340中，在所述衬底层 611上生长第一型掺杂半导体层 911、内耗尽层 912、第二型掺杂半导体层 913和防反射层 914，以形成二极管主体 91。具体地，定义出光电二极管形成区，所述光电二极管形成区与所述vcsel发光点形成区相间隔。通过外延生长工艺在所述衬底层 611上形成叠置于所述衬底层 611的第一型掺杂半导体层 911、内耗尽层 912和防反射层 914、第二型掺杂半导体层 913，以形成二极管主体 91。当所述第一掺杂型半导体交替层被实施为n型半导体交替层，所述第二掺杂型半导体交替层被实施为p型半导体交替层时，所述第一型掺杂半导体层 911为n型掺杂半导体层，所述第二型掺杂半导体层 913为p型掺杂半导体层。当所述第一掺杂型半导体交替层被实施为p型半导体交替层，所述第二掺杂型半导体交替层被实施为n型半导体交替层时，所述第一型掺杂半导体层 911为p型掺杂半导体层，所述第二型掺杂半导体层 913为n型掺杂半导体层。
119.在步骤s350中，形成连接于所述vcsel主体 61的vcsel正电极 62和vcsel负电极 63，并形成连接于所述二极管主体 91的二极管正电极 92和二极管负电极 93。具体地，所述vcsel正电极 62和所述vcsel负电极 63，以及，所述二极管正电极 92和所述二极管负电极 93的形成方式和形成位置并不为本技术所局限。在本技术的一实施方式中，当所述n型半导体交替层、所述有源区形成层和所述p型半导体交替层自下而上排布时，通过电镀的方式在所述vcsel主体 61的上表面，即，主体上表面 602上形成所述vcsel正电极 62，即，主体上表面 602上形成所述vcsel正电极 62；通过电镀的方式在所述二极管主体 91的上表面形成所述二极管正电极 92；通过电镀的方式在所述vcsel衬底层 611的下表面形成所述vcsel负电极 63；通过电镀的方式在所述vcsel衬底层 611的下表面形成所述二极管负电极 93。
120.当所述p型半导体交替层、所述有源区形成层和所述n型半导体交替层自下而上排布时，通过电镀的方式在所述vcsel衬底层 611的下表面形成所述vcsel正电极 62；通过电镀的方式在所述vcsel主体 61的上表面，即，主体上表面 602上形成所述vcsel负电极 63：通过电镀的方式在所述二极管主体 91的上表面形成所述二极管负电极 93；通过电镀方式在所述vcsel衬底层 611的下表面形成所述vcsel正电极 62；通过电镀的方式在所述vcsel衬底层 611的下表面形成所述二极管正电极 92。
121.在步骤s360中，所述vcsel主体 61上方和/或所述二极管主体 91上方形成热电制冷结构 30。具体地，当所述n型半导体交替层、所述有源区形成层和所述p型半导体交替层自下而上排布，所述vcsel正电极 62形成于所述vcsel主体 61的上表面，所述二极管正电极 92形成于所述二极管主体 91的上表面时，首先，在所述vcsel正电极 62和/或所述二极管正电极 92的上表面形成绝缘层 37。然后，在所述绝缘层 37上形成一电连接层、热电正电极 32和热电负电极 33，所述电连接层包括多条相互间隔的电连接线。接着，可通过半导体生长工艺在所述电连接线上方生长多个热电偶对 31，每一所述热电偶对 31包括一个p型结构 311和一个n型结构 312，一个热电偶对 31的p型结构 311和n型结构 312形成于一条所述电连接线；一个n型结构 312形成于所述热电正电极 32，一个p型结构 311形成于所述热电负电极 33。随后，可在所述热电偶对 31的上方形成包括相互间隔的多条电连接线
的另一电连接层，所述热电偶对 31的上方的每一电连接线形成于一个所述热电偶对 31的一个p型结构 311和与其相邻的所述热偶对 31的n型结构 312之间。
122.综上，基于本技术实施例的vcsel晶圆及其vcsel集成芯片 10被阐明，所述vcsel集成芯片 10中，热电制冷结构在晶圆级别上集成于vcsel发光点和/或光电二极管，可以提高热电制冷结构与vcsel发光点和/或光电二极管的结合稳定性。
123.以上结合具体实施例描述了本技术的基本原理，但是，需要指出的是，在本技术中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本技术的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本技术为必须采用上述具体的细节来实现。

技术特征：
1.一种vcsel集成芯片，其特征在于，包括：至少一vcsel发光点；在晶圆级别上集成于所述vcsel发光点的光调制部；与所述vcsel发光点相间隔的至少一光电二极管，所述vcsel发光点和所述光电二极管共用衬底层；以及，在晶圆级别上集成于所述vcsel发光点的热电制冷结构，所述热电制冷结构包括多个热电偶对，每一热电偶对包括相互电连接的p型结构和n型结构。2.根据权利要求1所述的vcsel集成芯片，其中，每一所述vcsel发光点包括vcsel主体，以及，电连接于所述vcsel主体的vcsel正电极和vcsel负电极，每一所述vcsel主体包括所述衬底层、第一反射层、有源区、具有限制孔的限制层和第二反射层，所述光调制部对应于所述限制孔，每一所述光电二极管包括二极管主体、电连接于所述二极管主体的二极管正电极和二极管负电极，每一所述二极管主体包括所述衬底层、第一型掺杂半导体层、内耗尽层、第二型掺杂半导体层和防反射层。3.根据权利要求2所述的vcsel集成芯片，其中，所述热电制冷结构位于所述vcsel发光点的有源区的背光侧，所述光调制部位于所述vcsel发光点的有源区的出光侧。4.根据权利要求3所述的vcsel集成芯片，其中，所述vcsel发光点的衬底层、所述第一反射层、所述有源区和所述第二反射层自下而上依次排布，所述限制层位于所述有源区的上侧和/或有源区的下侧，所述光电二极管的衬底层、所述第一型掺杂半导体层、所述内耗尽层、所述第二型掺杂半导体层和所述防反射层自下而上依次排布，所述热电制冷结构位于所述衬底层的下方，所述光调制部位于所述第二反射层的上方。5.根据权利要求3所述的vcsel集成芯片，其中，所述vcsel发光点的衬底层、所述第一反射层、所述有源区和所述第二反射层自下而上依次排布，所述限制层位于所述有源区的上侧和/或有源区的下侧，所述光电二极管的衬底层、所述第一型掺杂半导体层、所述内耗尽层、所述第二型掺杂半导体层和所述防反射层自下而上依次排布，所述热电制冷结构位于所述衬底层与所述第一反射层之间，所述光调制部位于所述第二反射层的上方。6.根据权利要求3所述的vcsel集成芯片，其中，所述vcsel发光点的衬底层、所述第一反射层、所述有源区和所述第二反射层自下而上依次排布，所述限制层位于所述有源区的上侧和/或有源区的下侧，所述光电二极管的衬底层、所述第一型掺杂半导体层、所述内耗尽层、所述第二型掺杂半导体层和所述防反射层自下而上依次排布，所述热电制冷结构位于所述第二反射层的上方，所述光调制部位于所述衬底层与所述第一反射层之间。7.根据权利要求3所述的vcsel集成芯片，其中，所述第一反射层为n-dbr层，所述第二反射层为p-dbr层，所述第一型掺杂半导体层为n型掺杂半导体层，所述第二型掺杂半导体层为p型掺杂半导体层。8.根据权利要求3所述的vcsel集成芯片，其中，所述第一反射层为p-dbr层，所述第二反射层为n-dbr层，所述第一型掺杂半导体层为p型掺杂半导体层，所述第二型掺杂半导体层为n型掺杂半导体层。9.根据权利要求1所述的vcsel集成芯片，其中，所述vcsel发光点与所述热电制冷结构电隔离。10.一种vcsel晶圆，其特征在于，包括：
如权利要求1-9中任一所述的至少一vcsel集成芯片。

技术总结
公开了一种VCSEL晶圆及其VCSEL集成芯片。所述VCSEL集成芯片包括：至少一VCSEL发光点、在晶圆级别上集成于所述VCSEL发光点的光调制部、与所述VCSEL发光点相间隔的至少一光电二极管，以及，在晶圆级别上集成于所述VCSEL发光点的热电制冷结构，所述VCSEL发光点和所述光电二极管共用衬底层；所述热电制冷结构包括多个热电偶对，每一热电偶对包括相互电连接的P型结构和N型结构。型结构和N型结构。型结构和N型结构。


技术研发人员：林珊珊 李念宜 刘赤宇
受保护的技术使用者：浙江睿熙科技有限公司
技术研发日：2023.07.04
技术公布日：2023/10/15