一种防闩锁电路及其控制方法与流程

1.本发明涉及电路技术领域，具体涉及一种防闩锁电路及其控制方法。


背景技术：

2.随着集成电路制造工艺的快速发展，协处理器的使用愈发广泛，对协处理器的性能要求也愈发严格，尤其是多协处理器共同协作工作的电路环境。
3.相关技术中，多协处理器共同协作工作的电路结构主要包括主处理器、协处理器以及电源模块，然而，由于协处理器的i/o口与主处理器连接时已经有电压，再对协处理器上电，容易导致协处理器的部分管脚进入闩锁效应而不能正常通讯。


技术实现要素：

4.为解决上述问题，本发明提供一种防闩锁电路及其控制方法，以解决现有技术中所存在的一个或多个技术问题，至少提供一种有益的选择或创造条件。
5.为了实现上述目的，本发明提供以下技术方案：
6.一种防闩锁电路，包括：主处理器、协处理器、第一供电端、第二供电端和延时电路；
7.所述主处理器的发射端连接所述协处理器的接收端，所述主处理器的接收端连接所述协处理器的发射端；所述第一供电端通过延时电路连接所述第二供电端；
8.所述延时电路，用于在所述第一供电端对所述主处理器供电后，延时触发所述第二供电端对所述协处理器供电。
9.进一步地，所述防闩锁电路还包括第一电阻和第二电阻，所述第一电阻的两端分别连接所述第一供电端和所述主处理器的接收端，所述第二电阻的两端分别连接所述第一供电端和所述主处理器的发射端。
10.进一步地，所述防闩锁电路还包括第一控制电路和第二控制电路，所述第一控制电路用于在所述第二供电端上电后，延时触发对所述协处理器的发射端供电，所述第二控制电路用于在所述第二供电端上电后，延时触发对所述协处理器的接收端供电。
11.进一步地，所述第一控制电路包括第一分压电路、第三电阻和第一三极管，所述第一分压电路的输入端和所述第三电阻的一端共同连接所述第二供电端，所述第一分压电路的分压端连接所述第一三极管的基极，所述第一分压电路的输出端接地，所述第一三极管的发射极和所述第三电阻的另一端共同连接所述协处理器的发射端，所述第一三极管的集电极连接所述主处理器的接收端。
12.进一步地，所述第一分压电路包括第五电阻和第六电阻，所述第五电阻的一端连接第二供电端，另一端分别连接所述第一三极管的基极和所述第六电阻的一端，所述第六电阻的另一端接地。
13.进一步地，所述第二控制电路包括第二分压电路、第四电阻和第二三极管，所述第二分压电路的输入端和所述第四电阻的一端共同连接所述第二供电端，所述第二分压电路
的分压端连接所述第二三极管的基极，所述第二分压电路的输出端接地，所述第二三极管的集电极和所述第四电阻的另一端共同连接所述协处理器的接收端，所述第二三极管的发射极连接所述主处理器的发射端。
14.进一步地，所述第二分压电路包括第七电阻和第八电阻，所述第七电阻的一端连接第二供电端，另一端分别连接所述第二三极管的基极和所述第八电阻的一端，所述第八电阻的另一端接地。
15.进一步地，所述延时电路包括rc电路和稳压器，所述稳压器的输入端连接电源输入端，使能端通过rc电路连接第一供电端，输出端连接第二供电端。
16.进一步地，所述rc电路包括第一电容和第九电阻，所述第一电容的一端和所述第九电阻的一端共同连接所述稳压器的使能端，所述第一电容的另一端接地，所述第九电阻的另一端连接第一供电端。
17.一种防闩锁电路的控制方法，应用于上述任一所述的防闩锁电路，所述方法包括以下步骤：
18.步骤s100，响应防闩锁电路的供电请求，触发所述第一供电端对所述主处理器供电；
19.步骤s200，在所述第一供电端对所述主处理器供电后，延时电路延时触发所述第二供电端对所述协处理器供电。
20.本发明的有益效果是：本发明提供一种防闩锁电路及其控制方法，本发明通过控制主处理器、协处理器供电的先后次序，先启动主处理器,后启动协处理器,达到了有效防止闩锁的有益效果。
附图说明
21.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
22.图1是本发明实施例中一种防闩锁电路的电路框图；
23.图2是本发明实施例中一种防闩锁电路的一个电路原理图；
24.图3是本发明实施例中一种防闩锁电路的另一个电路原理图。
具体实施方式
25.本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
26.在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
27.在本发明的描述中，如果具有“若干”之类的词汇描述，其含义是一个或者多个，多
个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。
28.本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
29.首先，对发明中涉及的若干名词进行解析：
30.闩锁效应(latch up)是在器件的电源引脚和地之间产生低阻抗路径的条件。这种情况将由触发事件(电流注入或过电压)引起，但一旦触发，即使触发条件不再存在，低阻抗路径仍然存在。这种低阻抗路径可能会由于过大的电流水平而导致系统紊流或灾难性损坏。在设计电路应用时，需要确保应用于器件的电压和电流水平符合绝对最大额定值要求。
31.相关技术中，多个处理器共同协作工作的电路结构主要包括主处理器u1、协处理器u2以及电源模块，其中，主处理器u1和协处理器u2通过i/o口(例如uart接口，gpio接口，spi接口等通信接口)实现数据互通，主处理器u1的使能引脚通过电源模块连接协处理器u2的电源引脚，从而控制电源模块对协处理器u2上电。然而，由于协处理器u2的i/o口与主处理器u1连接时已经有电压，再对协处理器u2上电，容易导致协处理器u2的部分管脚进入闩锁效应而不能正常通讯。
32.本发明提供一种用于受电端在直流电源供电下的防闩锁电路及其控制方法，本发明通过协调控制主处理器u1和协处理器u2的供电次序，先启动主处理器u1,后启动协处理器u2,有效防止了闩锁的现象。
33.参考图1，本发明实施例提供一种防闩锁电路，包括：主处理器u1、协处理器u2、第一供电端vcc1、第二供电端vcc2和rc电路310；
34.所述主处理器u1的发射端host_tx连接所述协处理器u2的接收端slave_rx，所述主处理器u1的接收端host_rx连接所述协处理器u2的发射端slave_tx；所述第一供电端vcc1通过rc电路310连接所述第二供电端vcc2；
35.所述rc电路310，用于在所述第一供电端vcc1对所述主处理器u1供电后，延时触发所述第二供电端vcc2对所述协处理器u2供电。
36.需要说明的是，本发明提供的实施例中，首先通过第一供电端vcc1对主处理器u1供电，主处理器u1是先启动，所以启动的时候没有任何电压倒灌到主处理器u1的io口，即主处理器u1的接收端host_rx和主处理器u1的发射端host_tx。接着通过rc电路310缓慢启动第二供电端vcc2对所述协处理器u2供电，第二供电端vcc2的电源供电后，协处理器u2启动，当第二供电端vcc2没有供电的时候，没有任何电压倒灌到协处理器u2的io口，即协处理器u2的接收端slave_rx和主处理器u1的发射端host_tx，本发明通过控制主处理器u1、协处理器u2供电的先后次序，先启动主处理器u1,后启动协处理器u2,达到了有效防止闩锁的有益效果。
37.参考图2，作为上述实施例的优选，所述防闩锁电路还包括第一电阻r1和第二电阻r2，所述第一电阻r1的两端分别连接所述第一供电端vcc1和所述主处理器u1的接收端host_rx，所述第二电阻r2的两端分别连接所述第一供电端vcc1和所述主处理器u1的发射端host_tx。
38.需要说明的是，本发明提供的实施例中，第一电阻r1和第二电阻r2起到上拉的作
用，所述第一电阻r1用于将所述协处理器u2的接收端slave_rx的电压上拉到所述第一供电端vcc1的电压，所述第二电阻r2用于将所述协处理器u2的发射端slave_tx的电压上拉到所述第一供电端vcc1的电压。
39.作为上述实施例的优选，所述防闩锁电路还包括第一控制电路100，所述第一控制电路100用于在所述第二供电端vcc2上电后，延时触发对所述协处理器u2的发射端slave_tx供电。
40.作为上述实施例的优选，所述第一控制电路100包括第一分压电路110、第三电阻r3和第一三极管q1，所述第一分压电路110的输入端和所述第三电阻r3的一端共同连接所述第二供电端vcc2，所述第一分压电路110的分压端连接所述第一三极管q1的基极，所述第一分压电路110的输出端接地，所述第一三极管q1的发射极和所述第三电阻r3的另一端共同连接所述协处理器u2的发射端slave_tx，所述第一三极管q1的集电极连接所述主处理器u1的接收端host_rx。
41.需要说明的是，本发明提供的实施例中，第三电阻r3起到上拉的作用，在所述第二供电端vcc2上电后，通过所述第三电阻r3将所述协处理器u2的发射端slave_tx的电压上拉到所述第二供电端vcc2的电压，从而触发协处理器u2的发射端slave_tx上电。
42.作为上述实施例的优选，所述第一分压电路110包括第五电阻r5和第六电阻r6，所述第五电阻r5的一端连接第二供电端vcc2，另一端分别连接所述第一三极管q1的基极和所述第六电阻r6的一端，所述第六电阻r6的另一端接地。
43.作为上述实施例的优选，所述防闩锁电路还包括第二控制电路200，所述第二控制电路200用于在所述第二供电端vcc2上电后，延时触发对所述协处理器u2的接收端slave_rx供电。
44.作为上述实施例的优选，所述第二控制电路200包括第二分压电路210、第四电阻r4和第二三极管q2，所述第二分压电路210的输入端和所述第四电阻r4的一端共同连接所述第二供电端vcc2，所述第二分压电路210的分压端连接所述第二三极管q2的基极，所述第二分压电路210的输出端接地，所述第二三极管q2的集电极和所述第四电阻r4的另一端共同连接所述协处理器u2的接收端slave_rx，所述第二三极管q2的发射极连接所述主处理器u1的发射端host_tx。
45.需要说明的是，本发明提供的实施例中，第四电阻r4起到上拉的作用，在所述第二供电端vcc2上电后，通过所述第四电阻r4用于将所述协处理器u2的接收端slave_rx的电压上拉到所述第二供电端vcc2的电压，从而触发协处理器u2的接收端slave_rx上电。
46.作为上述实施例的优选，所述第二分压电路210包括第七电阻r7和第八电阻r8，所述第七电阻r7的一端连接第二供电端vcc2，另一端分别连接所述第二三极管q2的基极和所述第八电阻r8的一端，所述第八电阻r8的另一端接地。
47.参考图3，作为上述实施例的优选，所述延时电路300包括rc电路310和稳压器u3，所述稳压器u3的输入端连接电源输入端vcc_in，使能端通过rc电路310连接第一供电端vcc1，输出端连接第二供电端vcc2。
48.作为上述实施例的优选，所述rc电路310包括第一电容c1和第九电阻r9，所述第一电容c1的一端和所述第九电阻r9的一端共同连接所述稳压器u3的使能端，所述第一电容c1的另一端接地，所述第九电阻r9的另一端连接第一供电端vcc1。
49.在一些实施例中，稳压器u3采用型号为sgm2019的线性稳压器u3。第一供电端vcc1的电压为1.8v，第二供电端vcc2的电压为3.3v。
50.本发明的工作原理如下：
51.1)在上电时，主处理器u1先启动，所述主处理器u1的发射端host_tx、所述主处理器u1的接收端host_rx通过第一电阻r1和第二电阻r2上拉到第一供电端vcc1的电压。由于主处理器u1是先启动的，所以启动的时候没有任何电压倒灌到主处理器u1的io口，即主处理器u1的接收端host_rx和主处理器u1的发射端host_tx。
52.2)主处理器u1上电启动后，通过rcrc电路310，缓慢启动稳压器u3，从而为第二供电端vcc2提供电压。
53.3)vcc_3v3电源启动后，协处理器u2的接收端slave_rx和协处理器u2的发射端slave_tx通过上拉电阻，上拉到第二供电端vcc2的电压。第一三极管q1基极的电压通过第一控制电路100对第二供电端vcc2的电压分压得到，第二三极管q2基极的电压通过第二控制电路200对第二供电端vcc2的电压分压得到，当第二供电端vcc2没有上电的时候，第二供电端vcc2的电压为0，协处理器u2的接收端slave_rx和协处理器u2的发射端slave_tx悬空，是没有任何电压倒灌到协处理器u2的接收端slave_rx和协处理器u2的发射端slave_tx的，从而避免了闩锁，这个就是本发明的有益效果。需要说明的是，第一三极管q1和第二三极管q2在主处理器u1和协处理通信过程中可以起到启动电平转换的作用。
54.在加入本发明的防闩锁电路之前，主处理器u1和协处理一起上电，主处理器u1的io口和协处理的io口也会有先后上电的情况，所以会有一定的概率导致主处理器u1和/或协处理gpio存在闩锁的问题，导致失效。本发明通过主处理器u1控制协处理器u2的电源，第一三极管q1的基极和第二三极管q2的基极由协处理器u2控制，先启动主处理器u1,后启动协处理器u2,协处理器u2的io口由协处理的稳压器u3控制,有效防止了闩锁的现象。
55.此外，本发明实施例提供一种防闩锁电路的控制方法，应用于上述任一实施例所述的防闩锁电路，所述方法包括以下步骤：
56.步骤s100，响应防闩锁电路的供电请求，触发所述第一供电端vcc1对所述主处理器u1供电；
57.步骤s200，在所述第一供电端vcc1对所述主处理器u1供电后，rc电路310延时触发所述第二供电端vcc2对所述协处理器u2供电。
58.与上述电路实施例相应，本实施例中，首先通过第一供电端vcc1对主处理器u1供电，主处理器u1是先启动，所以启动的时候没有任何电压倒灌到主处理器u1的io口，即主处理器u1的接收端host_rx和主处理器u1的发射端host_tx。接着通过rc电路310缓慢启动第二供电端vcc2对所述协处理器u2供电，第二供电端vcc2的电源供电后，协处理器u2启动，当第二供电端vcc2没有供电的时候，没有任何电压倒灌到协处理器u2的io口，即协处理器u2的接收端slave_rx和主处理器u1的发射端host_tx，本发明通过控制主处理器u1、协处理器u2供电的先后次序，先启动主处理器u1,后启动协处理器u2,达到了有效防止闩锁的有益效果。
59.本发明实施例描述的实施例是为了更加清楚的说明本发明实施例的技术方案，并不构成对于本发明实施例提供的技术方案的限定，本领域技术人员可知，随着技术的演变和新应用场景的出现，本发明实施例提供的技术方案对于类似的技术问题，同样适用。
60.本领域技术人员可以理解的是，图中示出的技术方案并不构成对本发明实施例的限定，可以包括比图示更多或更少的步骤，或者组合某些步骤，或者不同的步骤。
61.以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的电路可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络电路上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
62.本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、设备中的功能模块/电路可以被实施为软件、固件、硬件及其适当的组合。
63.本发明的说明书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或电路的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或电路，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或电路。
64.应当理解，在本发明中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“a和/或b”可以表示：只存在a，只存在b以及同时存在a和b三种情况，其中a，b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
65.在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，上述电路的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个电路或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或电路的间接耦合或通信连接，可以是电性，机械或其它的形式。
66.上述作为分离部件说明的电路可以是或者也可以不是物理上分开的，作为电路显示的部件可以是或者也可以不是物理电路，即可以位于一个地方，或者也可以分布到多个网络电路上。可以根据实际的需要选择其中的部分或者全部电路来实现本实施例方案的目的。
67.另外，在本发明各个实施例中的各功能电路可以集成在一个处理电路中，也可以是各个电路单独物理存在，也可以两个或两个以上电路集成在一个电路中。上述集成的电路既可以采用硬件的形式实现，也可以采用软件功能电路的形式实现。
68.以上参照附图说明了本发明实施例的优选实施例，并非因此局限本发明实施例的权利范围。本领域技术人员不脱离本发明实施例的范围和实质内所作的任何修改、等同替换和改进，均应在本发明实施例的权利范围之内。尽管本发明公开的描述已经相当详尽且特别对几个所述实施例进行了描述，但其并非旨在局限于任何这些细节或实施例或任何特殊实施例，而是应当将其视作是通过参考所附权利要求，考虑到现有技术为这些权利要求
提供广义的可能性解释，从而有效地涵盖本发明公开的预定范围。此外，上文以发明人可预见的实施例对本发明进行描述，其目的是为了提供有用的描述，而那些目前尚未预见的对本发明的非实质性改动仍可代表本公开的等效改动。

技术特征：
1.一种防闩锁电路，其特征在于，包括：主处理器、协处理器、第一供电端、第二供电端和延时电路；所述主处理器的发射端连接所述协处理器的接收端，所述主处理器的接收端连接所述协处理器的发射端；所述第一供电端通过延时电路连接所述第二供电端；所述延时电路，用于在所述第一供电端对所述主处理器供电后，延时触发所述第二供电端对所述协处理器供电。2.根据权利要求1所述的一种防闩锁电路，其特征在于，所述防闩锁电路还包括第一电阻和第二电阻，所述第一电阻的两端分别连接所述第一供电端和所述主处理器的接收端，所述第二电阻的两端分别连接所述第一供电端和所述主处理器的发射端。3.根据权利要求2所述的一种防闩锁电路，其特征在于，所述防闩锁电路还包括第一控制电路和第二控制电路，所述第一控制电路用于在所述第二供电端上电后，延时触发对所述协处理器的发射端供电，所述第二控制电路用于在所述第二供电端上电后，延时触发对所述协处理器的接收端供电。4.根据权利要求3所述的一种防闩锁电路，其特征在于，所述第一控制电路包括第一分压电路、第三电阻和第一三极管，所述第一分压电路的输入端和所述第三电阻的一端共同连接所述第二供电端，所述第一分压电路的分压端连接所述第一三极管的基极，所述第一分压电路的输出端接地，所述第一三极管的发射极和所述第三电阻的另一端共同连接所述协处理器的发射端，所述第一三极管的集电极连接所述主处理器的接收端。5.根据权利要求4所述的一种防闩锁电路，其特征在于，所述第一分压电路包括第五电阻和第六电阻，所述第五电阻的一端连接第二供电端，另一端分别连接所述第一三极管的基极和所述第六电阻的一端，所述第六电阻的另一端接地。6.根据权利要求3所述的一种防闩锁电路，其特征在于，所述第二控制电路包括第二分压电路、第四电阻和第二三极管，所述第二分压电路的输入端和所述第四电阻的一端共同连接所述第二供电端，所述第二分压电路的分压端连接所述第二三极管的基极，所述第二分压电路的输出端接地，所述第二三极管的集电极和所述第四电阻的另一端共同连接所述协处理器的接收端，所述第二三极管的发射极连接所述主处理器的发射端。7.根据权利要求6所述的一种防闩锁电路，其特征在于，所述第二分压电路包括第七电阻和第八电阻，所述第七电阻的一端连接第二供电端，另一端分别连接所述第二三极管的基极和所述第八电阻的一端，所述第八电阻的另一端接地。8.根据权利要求1所述的一种防闩锁电路，其特征在于，所述延时电路包括rc电路和稳压器，所述稳压器的输入端连接电源输入端，使能端通过rc电路连接第一供电端，输出端连接第二供电端。9.根据权利要求8所述的一种防闩锁电路，其特征在于，所述rc电路包括第一电容和第九电阻，所述第一电容的一端和所述第九电阻的一端共同连接所述稳压器的使能端，所述第一电容的另一端接地，所述第九电阻的另一端连接第一供电端。10.一种防闩锁电路的控制方法，其特征在于，应用于权利要求1至9任一所述的防闩锁电路，所述方法包括以下步骤：步骤s100，响应防闩锁电路的供电请求，触发所述第一供电端对所述主处理器供电；步骤s200，在所述第一供电端对所述主处理器供电后，延时电路延时触发所述第二供
电端对所述协处理器供电。

技术总结
本发明涉及电路技术领域，具体涉及一种防闩锁电路及其控制方法，电路包括：主处理器、协处理器、第一供电端、第二供电端和延时电路；所述主处理器的发射端连接所述协处理器的接收端，所述主处理器的接收端连接所述协处理器的发射端；所述第一供电端通过延时电路连接所述第二供电端；所述延时电路，用于在所述第一供电端对所述主处理器供电后，延时触发所述第二供电端对所述协处理器供电；本发明通过协调控制主处理器和协处理器的供电次序，有效防止了闩锁现象。闩锁现象。闩锁现象。


技术研发人员：林钊文 潘柏威
受保护的技术使用者：广东天波信息技术股份有限公司
技术研发日：2023.06.25
技术公布日：2023/10/15