一种闪存器件的制备方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种闪存器件的制备方法。


背景技术：

2.快闪存储器，简称为闪存，分为两种类型：叠栅(stack gate)器件和分栅(spl itgate)器件，其中，分栅器件是在浮栅的一侧形成作为擦除栅极的字线，字线作为控制栅，在擦除性能上，分栅器件有效地避免了叠栅器件的过擦除效应，电路设计相对简单。因而被广泛应用在各类电子产品中。
3.在分栅式闪存存储器中，浮栅尖端的高度与尖锐度会影响浮栅在编程、擦除时候耦合的电压，从而影响闪存在编程、擦除时的性能。而过高的浮栅尖端高度会导致源线耦合效率降低，从而导致存储单元编程失效，而浮栅尖端高度一般取决于浮栅淀积厚度，传统做法通过炉管淀积不同浮栅厚度来控制浮栅尖端高度，但由于炉管特性，这很难控制很精确，因此，经常会出现编程失效的问题。


技术实现要素：

4.本发明的目的在于提供一种闪存器件的制备方法，以解决现有技术中由于炉管自身无法精准控制的特性，导致利用炉管形成的闪存器件的浮栅尖端的高度过高，进而引起闪存器件的编程失效的技术问题。
5.为了达到上述目的，本发明首先提供了一种闪存器件的制备方法，至少可以包括如下步骤：
6.提供一半导体衬底；
7.在所述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层；
8.测量所述浮栅材料层的厚度，并基于不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度。
9.进一步的，刻蚀所述浮栅材料层的工艺具体可以包括：化学干法刻蚀工艺cde、湿法刻蚀工艺以及混合刻蚀工艺中的至少一种。
10.进一步的，形成所述浮栅材料层的工艺具体可以为炉管工艺。
11.进一步的，在炉管中形成满足不同产品设计要求的浮栅材料层之后，本发明所提供的闪存器件的所述制备方法还可以包括：去除刻蚀所述浮栅材料层后所形成的残留污染物的步骤。
12.进一步的，去除所述残留污染物的工艺具体可以包括湿法清洗工艺。
13.进一步的，所述闪存器件具体可以是但不限于共享源线源线的双存储位结构。
14.进一步的，所述浮栅氧化物材料层的材料具体可以包括二氧化硅，所述浮栅材料层的材料具体可以包括多晶硅。
15.进一步的，在刻蚀所述浮栅材料层的步骤之后，本发明所提供的闪存器件的所述制备方法还可以包括：对包含所述浮栅的半导体衬底进行后续工艺，以形成所述闪存器件
的包含源区、漏区、字线以及源线在内的电学结构。
16.进一步的，在刻蚀所述浮栅材料层的步骤之后，本发明所提供的闪存器件的所述制备方法还可以包括：在所述浮栅材料层的表面上形成硬掩膜层，并以所述硬掩膜层为浅沟绝缘研磨的阻挡的掩膜层，进行后续有源区结构的形成。
17.进一步的，所述硬掩膜层的材料具体可以包括氮化硅。
18.与现有技术相比，本发明的技术方案至少具有以下有益效果之一：
19.本发明提供了一种闪存器件的制备方法，具体包括提供一半导体衬底；在所述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层；测量所述浮栅材料层的厚度，并基于不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度。
20.由于本发明提供的制备方法在利用炉管工艺形成闪存器件的浮栅材料层之后，增加了一步根据不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度的步骤，进而实现了浮栅多晶硅厚度的均匀性控制，避免了炉管不同位置带来浮栅多晶硅厚度的偏差，即有效的控制了最终形成的浮栅尖端的高度。
21.进一步的，由于本发明所提供的制备方法增加了动态浮栅多晶硅厚度的调节步骤，因此其还可以实现不同浮栅厚度要求产品共用相同多晶硅程式，以提升浮栅多晶硅炉管生产效率的目的。
附图说明
22.图1为闪存器件中的存储单元的各个电学部件之间的耦合电容的位置示意图；
23.图2为本发明的一实施例中所提供的闪存器件的制备方法的流程图。
具体实施方式
24.承如背景技术所述，在分栅式闪存存储器中，浮栅尖端的高度与尖锐度会影响浮栅在编程、擦除时候耦合的电压，从而影响闪存在编程、擦除时的性能。目前，在现有技术中浮栅多晶硅的淀积厚度通常在而与此对应的浮栅尖端的高度范围大约在之间；而图1为闪存器件中的存储单元的各个电学部件之间的耦合电容的位置示意图。根据图1所示，本发明发明人研究得到图1所示的多个耦合电容之间的函数关系，具体如下：
[0025][0026]ctot
＝c
fw
+c
fb
+c
fs
[0027]
其中，αs为源线对于浮栅的耦合系数，c
fs
为源线sl和浮栅fg的耦合电容，c
tot
为图1所述结构的总电容，而图1中bulk为等效衬底，bl为位线，wl为字线，fg为浮栅，sl为源线。
[0028]
由此可知，当闪存器件编程时，其源线会加高压，为了增加电子注入浮栅中的效率，必须有更大的浮栅电压，这就需要源线对于浮栅有高的耦合系数即αs较大，而αs取决于源线和浮栅耦合电容c
fs
与总电容c
tot
的比值，由于浮栅尖端越高，则浮栅和字线之间的电容就c
fw
越大，即总电容c
tot
就越大，αs就会变小，这样源线耦合到浮栅的电压就降低，从而导致
存储单元编程失效，因此需要控制浮栅高度来降低c
tot
，从而提升源线的耦合系数。
[0029]
然而，在现有技术中，浮栅尖端高度一般取决于浮栅的淀积厚度，传统做法通过炉管淀积不同浮栅厚度来控制浮栅尖端高度，但由于炉管特性，这很难控制很精确，因此，经常会出现编程失效的问题。
[0030]
针对此问题，本发明的发明人提出了一种利用炉管来形成共享源线的双存储位结构中的具有尖端的材料为多晶硅的浮栅的制备方法，即，通过增加动态多晶硅浮栅厚度调节工艺，实现多晶硅浮栅厚度均匀性的控制，进而避免炉管不同位置带来多晶硅浮栅厚度的偏差，最终实现有效控制浮栅尖端高度的目的。
[0031]
下面将结合示意图2对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0032]
如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0033]
参阅图2，本实施例提供的一种闪存器件的制备方法具体可以包括如下步骤：
[0034]
步骤s100：提供一半导体衬底；
[0035]
步骤s200：在所述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层；
[0036]
步骤s300：测量所述浮栅材料层的厚度，并基于不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度。
[0037]
在上述步骤s100中，提供一半导体衬底，，所述半导体衬底可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的所述半导体衬底可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。示例性的，在本实施例中，所述半导体衬底为硅衬底。
[0038]
作为一种示例，所述半导体衬底主要用于利用后续所述步骤形成共享源线源线的双存储位结构，因此本发明一实施例中的所述半导体衬底具体可以划分为存储区和外围逻辑区，其中，所述存储区上形成有共享源线的双存储位结构以。
[0039]
具体的，所述共享源线的双存储位结构包括源线、两个浮栅、两个控制栅及第三侧墙；两个所述浮栅分别位于所述源线的两侧，并覆盖部分所述半导体衬底；两个所述控制栅分别位于所述源线的两侧，且所述控制栅覆盖部分所述浮栅，所述第三侧墙隔离所述源线与所述浮栅、所述源线与所述控制栅等结构。
[0040]
而在所述存储区上形成所述共享源线的双存储位结构的同时还在所述外围逻辑区的所述半导体衬底上形成了逻辑栅结构，所述逻辑栅结构覆盖所述半导体衬底的部分面
积。
[0041]
在上述步骤s200中，在所述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层。其中，所述浮栅氧化物材料层的材料为二氧化硅，所述浮栅材料层的材料为多晶硅。
[0042]
在本实施例中，在提供一半导体衬底之后，可以采用低压化学气相沉积、原子层沉积、热氧化或分子束外延等方法在所述半导体衬底的表面上形成材料为二氧化硅的浮栅氧化物材料层(也可以称为浮栅氧化物层)；之后，在将形成有所述浮栅氧化物材料层的半导体衬底整体放置在提前准备好的一炉管的工艺腔中，然后向炉管工艺腔中通入反应气体，通过预置加热装置，对所述炉管工艺腔进行加热处理，以使所述反应气体进行反应以在置于其内部的半导体衬底的浮栅氧化物材料层的表面上形成一定厚度的材料为多晶硅的浮栅材料层。
[0043]
具体在所述炉管的工艺腔中形成所述浮栅材料层的过程中，需要根据不同的器件结构，在不同的晶圆、衬底的表面上形成不同设计厚度要求的浮栅材料层，但是由于炉管的自身特性，例如，炉管的不同范围位置处所接触到的反应气体的浓度不同、被加热的温度的范围不同等等，而在炉管中进行薄膜成型反应时，很多反应因素是无法控制到精确的数字，即导致形成的浮栅尖端的高度是无法满足不同的设计要求，因此，经常会出现闪存器件发生编程失效的问题。而此问题可以利用本发明如下所提供的步骤s300所对应的实施方式解决。
[0044]
在上述步骤s300中，在利用如上步骤s200利用炉管工艺形成一厚度无法控制的多晶硅浮栅材料层之后，可以首先先测量所述浮栅材料层的厚度，然后，在根据实际测量出的厚度和不同产品的膜层厚度设计要求，在对所述浮栅材料层进行刻蚀工艺，形成高度符合不同设计要求的浮栅尖端，即，本发明的一实施方式中提供了一种动态调整刻蚀后形成的浮栅尖端的高度的调整方案。
[0045]
作为一种优选示例，刻蚀所述浮栅材料层的工艺包括化学干法刻蚀工艺cde、湿法刻蚀工艺以及混合刻蚀工艺中的至少一种，优选的，在本发明实施例中，刻蚀所述浮栅材料层形成所述浮栅尖端的刻蚀工艺优选为化学干法刻蚀工艺cde。
[0046]
进一步的，在如上步骤s300在炉管中形成满足不同产品设计要求的浮栅材料层之后，本发明所提供的闪存器件的所述制备方法还可以包括去除刻蚀所述浮栅材料层后所形成的残留污染物的步骤。具体的，可以利用湿法清洗工艺对其进行去除，而所述湿法清洗工艺所采用的清洗溶液可以为水、hf酸等等，本发明的实施例中对此不做具体限定。
[0047]
更进一步的，在如上所述步骤s300刻蚀所述浮栅材料层的步骤之后，本发明所提供的闪存器件的所述制备方法还可以具体包括：
[0048]
对包含所述浮栅尖端的半导体衬底进行后续工艺，以形成所述闪存器件的包含源区、漏区、字线以及源线在内的电学结构。
[0049]
进一步的，在刻蚀所述浮栅材料层的步骤之前，所述本发明所提供的闪存器件的所述制备方法还可以具体包括：
[0050]
在所述浮栅材料层的表面上形成硬掩膜层，并以所述浅沟绝缘研磨的阻挡的掩膜层，进行后续有源区结构的形成，其中，所述硬掩膜层的材料可以包括氮化硅。
[0051]
综上，本发明提供了一种闪存器件的制备方法，具体包括提供一半导体衬底；在所
述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层；测量所述浮栅材料层的厚度，并基于不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度。
[0052]
由于本发明提供的制备方法在利用炉管工艺形成闪存器件的浮栅材料层之后，增加了一步根据不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度的步骤，进而实现了浮栅多晶硅厚度的均匀性控制，避免了炉管不同位置带来浮栅多晶硅厚度的偏差，即有效的控制了最终形成的浮栅尖端的高度。
[0053]
进一步的，由于本发明所提供的制备方法增加了动态浮栅多晶硅厚度的调节步骤，因此其还可以实现不同浮栅厚度要求产品共用相同多晶硅程式，以提升浮栅多晶硅炉管生产效率的目的。
[0054]
上述描述仅是对本发明较佳实施例的描述，并非对本发明保护范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明的保护范围。
[0055]
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
[0056]
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。本文中的“和/或”的含义是二选一或者二者兼具。
[0057]
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

技术特征：
1.一种闪存器件的制备方法，其特征在于，包括如下步骤：提供一半导体衬底；在所述半导体衬底的表面上自下而上依次形成浮栅氧化物材料层和浮栅材料层；测量所述浮栅材料层的厚度，并基于不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度。2.如权利要求1所述的闪存器件的制备方法，其特征在于，刻蚀所述浮栅材料层的工艺包括化学干法刻蚀工艺cde、湿法刻蚀工艺以及混合刻蚀工艺中的至少一种。3.如权利要求1所述的闪存器件的制备方法，其特征在于，形成所述浮栅材料层的工艺为炉管工艺。4.如权利要求3所述的闪存器件的制备方法，其特征在于，在炉管中形成满足不同产品设计要求的浮栅材料层之后，所述制备方法还包括去除刻蚀所述浮栅材料层后所形成的残留污染物的步骤。5.如权利要求4所述的闪存器件的制备方法，其特征在于，去除所述残留污染物的工艺包括湿法清洗工艺。6.如权利要求1所述的闪存器件的制备方法，其特征在于，所述闪存器件包括共享源线的双存储位结构。7.如权利要求4所述的闪存器件的制备方法，其特征在于，所述浮栅氧化物材料层的材料包括二氧化硅，所述浮栅材料层的材料包括多晶硅。8.如权利要求1所述的闪存器件的制备方法，其特征在于，在刻蚀所述浮栅材料层的步骤之后，所述制备方法还包括对包含所述浮栅尖端的半导体衬底进行后续工艺，以形成所述闪存器件的包含源区、漏区、字线以及源线在内的电学结构。9.如权利要求2所述的闪存器件的制备方法，其特征在于，在刻蚀所述浮栅材料层的步骤之后，所述制备方法还包括在所述浮栅材料层的表面上形成硬掩膜层，并以所述硬掩膜层为浅沟绝缘研磨的阻挡的掩膜层，进行后续有源区结构的形成。10.如权利要求9所述的闪存器件的制备方法，其特征在于，所述硬掩膜层的材料包括氮化硅。

技术总结
本发明提供了一种闪存器件的制备方法，应用于半导体制造领域中。由于本发明提供的制备方法在利用炉管工艺形成闪存器件的浮栅材料层之后，增加了一步根据不同产品的膜层厚度设计要求刻蚀所述浮栅材料层，以动态调整刻蚀后形成的浮栅尖端的高度的步骤，进而实现了浮栅多晶硅厚度的均匀性控制，避免了炉管不同位置带来浮栅多晶硅厚度的偏差，即有效的控制了最终形成的浮栅尖端的高度。进一步的，由于本发明所提供的制备方法增加了动态浮栅多晶硅厚度的调节步骤，因此其还可以实现不同浮栅厚度要求产品共用相同多晶硅程式，以提升浮栅多晶硅炉管生产效率的目的。硅炉管生产效率的目的。硅炉管生产效率的目的。


技术研发人员：曹子贵
受保护的技术使用者：上海华虹宏力半导体制造有限公司
技术研发日：2023.03.29
技术公布日：2023/7/12