一种对基于AXI协议乱序响应的重排序方法及系统与流程

一种对基于axi协议乱序响应的重排序方法及系统
技术领域
1.本发明涉及axi传输技术领域，具体涉及一种对基于axi协议乱序响应的重排序方法及系统。


背景技术：

2.axi（advanced extensible interface）协议是一种总线协议，能够连接多个主设备（master）和从设备（slave），实现多个内存映射的设备之间的地址和数据传输。它的地址/控制和数据相位是分离的，共有五个通道，包括：读地址通道（read address channel, ar通道）、读数据通道（read data address channel, r通道）、写地址通道（write address channel, aw通道）、写数据通道（write data channel, w通道）和写响应通道（write response channel, b通道）。
3.axi 4.0协议是arm公司提出的amba（advanced microcontroller bus architecture)协议的一种，该总线是基于id标号进行读写数据传输的顺序控制的。对于写传输来说，aw通道会携带awid标号，而对于读传输来说，ar通道会携带arid标号。slave返回的写响应只有一拍，携带bid标号，而对于读响应来说，由于携带了slave返回给master的读响应数据，可以是一拍到十六拍的响应包。这些包会携带rid作为标号。当slave同时响应master下发的多个请求时，slave往往不能一次性把某个请求的所有数据都准备好，因此slave可能会乱序返回响应数据。例如master向slave下发了连续的两个请求，其arid分别为m和n，m请求的数据长度为7，n请求的数据长度为4。此时，slave先准备好了m请求的前4笔数据，返回给master。接下来，slave准备好了n请求的前2笔数据，返回给master。后续，slave又分别准备好了n请求的最后2笔数据和m请求的最后3笔数据，并分别发给master。然而master接收到这样的乱序响应时，必须要对乱序的响应进行重排序后才可以使用这些读数据。
4.针对前述问题，由于master不具备重排序的能力，当前技术解决办法是使slave按照顺序返回这些响应，然而该类解决方法存在以下问题：1、由于目前芯片的规模越来越大，对片上网络或总线互联的要求越来越高，即有越来越多的master和slave需要被连接成一个复杂的网络进行数据传输。而这些master和slave的连接像一张复杂的网络，中间有很多条通路可以进行数据的传输。因此，master和slave之间的数据包依赖于不同的id选择不同的传输路径进行传输。值得注意的是，根据axi4.0协议的规定，相同的id必须是保证顺序的，则相同id必须选择相同的传输路径以保证传输的顺序。基于此，即使slave是按照顺序返回响应，不同id的响应到达master的时候，可能顺序已经乱了，而这种乱序响应包含了多种可能，难以预测。因此，要求slave返回给master的数据通路必须是保序的，这在很大程度降低了片上网络进行数据传输的并行性，损失了读响应数据返回的带宽。
5.2、即使slave发出的响应是按照顺序的，但如果线路上有一定并行性，会让不同id的响应走不同的路径进行返回，则slave不同路径的延迟也是难以预测的，会造成返回响应
的乱序，因此要求slave到达master的路径必须是有保序能力的，同时slave必须按照顺序发出不同id的读响应。对于master来说，不同id代表不同的业务请求，比如id1的响应中的部分数据是要求读取slave控制的外设中的数据，如外挂的flash存储器中的数据，通常flash的工作频率为100mhz，总线位宽4bit或8bit，故id1部分数据响应会非常慢；id2是读取slave本地的数据，由于数据在本地，id2可以很快返回响应。如果id1的请求先到，id1把部分先准备好的数据已经发送给了master，那么这时，即使id2的数据早已准备好，但是必须等到id1很慢的一部分数据发送给master后，才会把id2数据发给master，这样会造成系统极大的性能损失。


技术实现要素：

6.因此，本发明提供了一种对基于axi协议乱序响应的重排序方法及系统，使得主设备具有对乱序响应重排序的能力，能够最大限度的保证传输的效率和并行性，提高整个系统的运行带宽，以解决上述背景中提出的技术问题。
7.为达到上述目的，本发明提供如下技术方案：第一方面，本发明实施例提供对基于axi协议乱序响应的重排序方法，应用于axi协议的主设备，包括：向目标从设备发起多个读请求，读请求包括：读请求的地址、读请求的数据长度以及读请求的id编号；接收目标从设备返回的读响应数据；当读响应为乱序响应时，利用重排序电路对乱序响应进行重排序处理，重排序电路包括：编号缓存和重排序数据缓存，编号缓存用来存储不同读请求的id编号，重排序数据缓存用于存储对应id编号的响应数据。
8.优选地，读请求包括：读请求的地址、读请求的数据长度以及读请求的id编号。
9.优选地，重排序电路包括：编号缓存和重排序数据缓存，编号缓存用来存储不同读请求的id编号，重排序数据缓存用于存储对应id编号的响应数据。
10.优选地，重排序电路支持参数的动态配置，参数包括重排序缓存深度参数和数据缓存深度参数，其中重排序缓存深度参数用于配置编号缓存容纳的id个数，数据缓存深度参数用于配置重排序数据缓存中每个id能够被正确接收最长响应的数据长度。
11.优选地，重排序缓存深度参数和数据缓存深度参数的动态配置依据目标从设备的类型以及实际业务的应用需求和资源确定。
12.优选地，利用重排序电路对乱序响应进行重排序处理的过程，包括：根据发起的读请求的地址确定目标从设备；对重排序电路的重排序缓存深度参数和数据缓存深度参数进行配置，确定编号缓存容纳的id个数和重排序数据缓存对应同一个id请求的读响应的数据长度；将所有编号缓存的标记位设为无效，根据所有读请求的id编号，将其按顺序存入编号缓存中并将对应的编号缓存标记位设为有效，同时将id编号对应的读响应数据存入重排序数据缓存中；当某一id编号对应存入重排序数据缓存中读响应数据接收完整之后，将对应的编号缓存标记位设为无效。
13.优选地，通过目标从设备返回的读响应数据最后一笔携带的last标记来识别存入重排序数据缓存中读响应数据是否接收完整。
14.第二方面，本发明实施例提供一种对基于axi协议乱序响应的重排序系统，应用于axi协议的主设备，包括：请求发起模块，用于向目标从设备发起多个读请求，读请求包括：读请求的地址、读请求的数据长度以及读请求的id编号；响应接收模块，用于接收目标从设备返回的读响应数据；重排序处理模块，用于当读响应为乱序响应时，利用重排序电路对乱序响应进行重排序处理，重排序电路包括：编号缓存和重排序数据缓存，编号缓存用来存储不同读请求的id编号，重排序数据缓存用于存储对应id编号的响应数据。
15.第三方面，本发明实施例提供一种计算机设备，包括：至少一个处理器，以及与至少一个处理器通信连接的存储器，其中，存储器存储有被至少一个处理器执行的指令，指令被至少一个处理器执行，以使至少一个处理器执行本发明实施例第一方面的对基于axi协议乱序响应的重排序方法。
16.第四方面，本发明实施例提供一种计算机可读存储介质，计算机可读存储介质存储有计算机指令，计算机指令用于使计算机执行本发明实施例第一方面的对基于axi协议乱序响应的重排序方法。
17.本发明技术方案，具有如下优点：本发明提供的一种对基于axi协议乱序响应的重排序方法及系统，应用于axi协议的主设备，方法包括：向目标从设备发起多个读请求，读请求包括：读请求的地址、读请求的数据长度以及读请求的id编号；接收目标从设备返回的读响应数据；当读响应为乱序响应时，利用重排序电路对乱序响应进行重排序处理，重排序电路包括：编号缓存和重排序数据缓存，编号缓存用来存储不同读请求的id编号，重排序数据缓存用于存储对应id编号的响应数据。本发明提供的方法及系统，能够使主设备具有对乱序响应重排序的能力，最大限度保证了传输的效率和并行性，在保证主设备接收数据正确性的同时节省了整个系统的资源消耗，提高了系统的运行带宽。
附图说明
18.为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1本发明实施例中提供的对基于axi协议乱序响应的重排序方法的流程示意图；图2的（a）和（b）分别为本发明实施例中提供的基于axi协议乱序传输机制和交织传输机制对应的读响应数据的时序示意图；图3本发明实施例中提供的重排序电路的设计示意图；图4本发明实施例中提供的对基于axi协议乱序响应的重排序系统的模块组成图；图5本发明实施例中提供的计算机设备一个具体示例的组成图。
具体实施方式
20.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分的实施例，不是全部的实施例，而并非要限制本发明公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要的混淆本发明公开的概念。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
21.此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
22.实施例1本发明实施例提供对基于axi协议乱序响应的重排序方法，应用于axi协议的主设备，如图1所示，该方法包括：步骤s1：向目标从设备发起多个读请求，读请求包括：读请求的地址、读请求的数据长度以及读请求的id编号。
23.需要说明的是，主设备（master）通过一个片上网络（network on chip, noc）和从设备（slave）进行互联，重排序电路安装在noc的master一侧。本实施例中master和slave的个数不做具体限制，依据实际应用需求确定。
24.在本实施例中，读请求的地址用于确定目标从设备。具体地，该地址是用来选择master通过noc将请求发往哪一个slave的。例如，master读请求的地址0x00~0xff对应slave0，地址0x100~0x1ff对应slave1，当master读请求的地址为0x00~0xff时，通过noc网络译码，就能确定该读请求是发往slave0的，即目标从设备为slave0，仅作为举例说明。
25.在本实施例中，目标从设备为一个slave或多个slave，发起的多个读请求包含两个及以上数目的读请求，读请求的数目不做具体限制，依据实际应用需求确实。
26.步骤s2：接收目标从设备返回的读响应数据。
27.需要说明的是，axi协议数据的传输服务，即事务（transaction）在地址通道上都有地址和控制信息，这些信息描述了要传输数据的性质。axi协议使用双向valid和ready握手机制，当valid和ready信号都是高电平时，就会发生地址信息或数据的传输。axi协议中包含两种传输事务，即读事务（read transaction）和写事务（write transaction）。又由于axi协议数据传输为基于突发的（burst-based），因此通常将transaction与burst等同。在axi协议中，transfer是burst的组成元素，一个burst由一个或多个transfer构成。
28.实际应用中，对于read transaction，如果slave连续收到多个arid不同的transaction（transaction来源为同一个master或不同master），而slave返回读响应数据时其rid的顺序与master发出的arid顺序不同，则称为读乱序。在本实施例中，由于axi协议存在乱序传输机制和交织传输机制，使得目标从设备会乱序返回对应读请求的读响应数据，见图2的（a）和（b）所示，时序示意图中均已略去握手信号valid和ready。由图2的（a）可知，当slave连续收到arid分别为id0和id1的读地址信号时，由于未知原因，对id1的响应速度比对id0更快，slave先返回rid为id1的读响应数据，即读数据信号，再返回rid为id0的读响应数据。读乱序是transaction级的乱序。读交织作为读乱序一具体实现形式，是transfer级的乱序。由图2的（b）可知，当slave连续收到arid分别为id0、id1和id2的读地址
信号时，id2包含两个transfer，由于未知原因，slave在返回了一个rid为id2的读响应数据后，中间间插返回了id0与id1的读响应数据，最后才返回id2的另一个的读响应数据。然而，在axi协议中同一rid的读响应数据之间需要保序，故对于读交织机制（即同一个transaction中间插了来自其他transaction的transfer，）是否支持该机制只与slave的设计有关，实际应用中若要满足slave返给master读响应数据的保序要求，将会极大地提高slave设计复杂度。
29.步骤s3：当读响应为乱序响应时，利用重排序电路对乱序响应进行重排序处理，重排序电路包括：编号缓存和重排序数据缓存，编号缓存用来存储不同读请求的id编号，重排序数据缓存用于存储对应id编号的响应数据。
30.在本实施例中，不考虑master与slave交互过程对slave的额外设计，仅通过设置重排序电路，用于对乱序返回的读响应进行重排序处理，及时把读响应数据发送至master进行后续处理使用。本发明实施例的重排序电路，能够最大限度保证master接收数据的正确性；使得slave能够最大限度提高响应的速率，提高系统的带宽，同时也无需对不同id的响应数据进行过多的暂存、控制和重排序处理，极大减轻了slave设计复杂度，节省了资源的消耗。
31.在本实施例中，如图3所示，重排序电路支持参数的动态配置，参数包括重排序缓存深度参数和数据缓存深度参数，用于确定编号缓存和重排序数据缓存的深度。其中，重排序缓存深度参数用于配置编号缓存容纳的id个数，数据缓存深度参数用于配置重排序数据缓存中每个id能够被正确接收最长响应的数据长度。需要说明的是，重排序缓存深度参数和数据缓存深度参数的动态配置依据目标从设备的类型以及实际业务的应用需求和资源确定。
32.本实施例中，重排序电路会在一定程度消耗系统的资源，因此需要根据实际业务需求和应用，动态配置重排序缓存深度和数据缓存深度参数，使得在满足业务需求的前提下，最大限度的节省重排序电路造成的系统资源的消耗。
33.具体地，重排序缓存深度支持2-1024的范围配置，该参数用于配置含有编号缓存的个数。例如，配置成16，则编号缓存一共能容纳16个不同的id，同时对应包含16个重排序数据缓存。数据缓存深度为每个重排序数据缓存的桶深度，该参数支持1-256的范围配置，其参考了axi4协议支持的数据长度（1~256）。但是一般系统中还会考虑master请求数据的长度类型以及系统内部缓存的大小，对其分配4或8或16这样的典型数值。综上，上述两个参数的具体数值仅作为举例说明，需根据master的行为，slave的类型及实际需求和系统资源动态调整。例如，当slave为普通设备时，重排序缓存深度配置范围为2-32，数据缓存深度配置范围为1-16；当slave为flash内存时，重排序缓存深度配置范围为2-16，数据缓存深度配置范围为1-256。
34.一具体实施例中，利用重排序电路对乱序响应进行重排序处理的过程，包括：1、依据实际应用需求对重排序电路的重排序缓存深度参数和数据缓存深度参数进行配置，确定编号缓存容纳的id个数和重排序数据缓存对应同一个id请求的读响应的数据长度。
35.具体地，master接收读响应通道的数据并将当前读响应的rid信息存储在编号缓存中。其中，编号缓存的每一个id都带有一个标记位，包含有效（valid）和无效(not)两种状
态，用于标记当前这个id的空间是否是有效数据或无效数据。
36.2、将所有编号缓存的标记位设为无效(not)，根据所有读请求的id编号，将其按顺序存入编号缓存中并将对应的编号缓存标记位设为有效，同时将id编号对应的读响应数据存入重排序数据缓存中。
37.具体地，工作开始时将所有的编号缓存的标记位都设为无效(not)，无效(not)表示所有的id及其对应的重排序数据缓存都能使用。第一个id响应进来后，会先存储在id0的位置，同时标记该编号缓存为有效（valid）。后续响应的数据进来后，如果是相同的id，则继续把数据存储在这个编号缓存对应的桶中。如果是不同的id，则按照id0, id1,
ꢀ…
, id m的顺序继续往后分配，其中m代表编号缓存容纳的id最大个数。需要注意的是，同id的数据将按照transfer0, transfer1,
ꢀ…
, transfer n的顺序写入该id对应的重排序数据缓存中，n代表重排序数据缓存对应同一个id请求的读响应的数据的最大长度。
38.实际应用中，由于接收到的读响应数据是不可预测的，因此当某一个编号缓存对应的数据接收满之后，这个编号缓存的标记位将设置为无效，则后续再进来的不同id能重复使用该编号缓存中的空间。本发明实施例的编号缓存通过对有效和无效的标记位的重复使用，能够动态使用整个编号缓存的空间，在保证节省资源的前提下，快速实现了重排序的功能。
39.需注意的是，重排序电路的重排序缓存深度参数的数值设计需满足实际业务中master发出不同id请求的最大个数，若重排序缓存深度设计的数值较小，但当前业务中master发出的请求不同id的个数又比较大，则会造成编号缓存都被标记为有效，当又来了新的不同的id的响应时，会导致丢包并造成系统错误。数据缓存深度的设置必须保证master发出读请求的最长响应能够被完全接收下来，否则当前业务中重排序数据缓存已满，同时还没有接收完所有读响应数据时，返回给master时会导致系统的挂死。
40.3、通过目标从设备返回的读响应数据最后一笔携带的last标记来识别存入重排序数据缓存中读响应数据是否接收完整，即当某一id编号对应存入重排序数据缓存中读响应数据接收完整之后，将对应的编号缓存标记位设为无效（not），并将该id的所有数据将从重排序电路中读出，用于master的使用。
41.需要说明的是，在axi协议的读数据通道和写数据通道都包含一个 last信号，即last标记，用于指示事务内最终数据项的传输何时发生。
42.综上，本发明实施例提供的对基于axi协议乱序响应的重排序方法，通过重排序电路的设计和对应参数的动态配置，使得主设备具有对乱序响应重排序的能力，提高了整个系统的运行带宽，能够最大限度的保证传输的效率和并行性。
43.实施例2本发明实施例提供一种对基于axi协议乱序响应的重排序系统，应用于axi协议的主设备，如图4所示，包括：请求发起模块，用于向目标从设备发起多个读请求，读请求包括：读请求的地址、读请求的数据长度以及读请求的id编号；此模块执行实施例1中的步骤s1所描述的方法，在此不再赘述。
44.响应接收模块，用于接收目标从设备返回的读响应数据；此模块执行实施例1中的步骤s2所描述的方法，在此不再赘述。
45.重排序处理模块，用于当读响应为乱序响应时，利用重排序电路对乱序响应进行重排序处理，重排序电路包括：编号缓存和重排序数据缓存，编号缓存用来存储不同读请求的id编号，重排序数据缓存用于存储对应id编号的响应数据；此模块执行实施例1中的步骤s3所描述的方法，在此不再赘述。
46.本发明实施例提供的对基于axi协议乱序响应的重排序系统，对于noc网络传输来说，能根据不同id设计不同的传输通路，使得主设备具有对乱序响应重排序的能力，最大限度提高了系统的并行度和运行带宽；在满足业务需求的前提下，节省了重排序电路造成的系统资源浪费，保证传输效率的同时提高了系统的整体性能。
47.实施例3本发明实施例提供一种计算机设备，为用于axi协议的主设备，如图5所示，包括：至少一个处理器501，至少一个通信接口503，存储器504和至少一个通信总线502。其中，通信总线502用于实现这些组件之间的连接通信，通信接口503可以包括显示屏和键盘，可选通信接口503还可以包括标准的有线接口、无线接口。存储器504可以是高速易挥发性随机存取存储器，也可以是非不稳定的存储器，还可以是至少一个位于远离前述处理器501的存储装置。其中处理器501可以执行实施例1的对基于axi协议乱序响应的重排序方法。存储器504中存储一组程序代码，且处理器501调用存储器504中存储的程序代码，以用于执行实施例1的对基于axi协议乱序响应的重排序方法。
48.其中，通信总线502可以是外设部件互连标准（peripheral component interconnect，简称pci）总线或扩展工业标准结构（extended industry standard architecture，简称eisa）总线等。通信总线502可以分为地址总线、数据总线、控制总线等。为便于表示，图5中仅用一条线表示，但并不表示仅有一根总线或一种类型的总线。
49.其中，存储器504可以包括易失性存储器（volatile memory），例如随机存取存储器（random access memory，简称ram）；存储器也可以包括非易失性存储器（non-volatile memory），例如快闪存储器（flash memory），硬盘（hard disk drive，简称hdd）或固态硬盘（solid-state drive，简称ssd）；存储器504还可以包括上述种类的存储器的组合。
50.其中，处理器501可以是中央处理器（central processing unit，简称cpu），网络处理器（network processor，简称np）或者cpu和np的组合。
51.其中，处理器501还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路（application-specific integrated circuit，简称asic），可编程逻辑器件（programmable logic device，简称pld）或其组合。上述pld可以是复杂可编程逻辑器件（complex programmable logic device，简称cpld）、现场可编程逻辑门阵列（field programmable gate array，简称fpga）、通用阵列逻辑（generic array logic，简称gal）或其任意组合。
52.可选地，存储器504还用于存储程序指令。处理器501可以调用程序指令，实现如本发明执行实施例1中的对基于axi协议乱序响应的重排序方法。
53.本发明实施例还提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机可执行指令，该计算机可执行指令可执行实施例1的对基于axi协议乱序响应的重排序方法。其中，所述存储介质可为磁碟、光盘、只读存储记忆体（read only memory，简称rom）、随机存储记忆体（random access memory，简称ram）、快闪存储器（flash memory）、硬盘
（hard disk drive，简称hdd）或固态硬盘（solid state drive，简称ssd)等；所述存储介质还可以包括上述种类的存储器的组合。
54.显然，上述实施例仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

技术特征：
1.一种对基于axi协议乱序响应的重排序方法，应用于axi协议的主设备，其特征在于，包括：向目标从设备发起多个读请求，所述读请求包括：读请求的地址、读请求的数据长度以及读请求的id编号；接收目标从设备返回的读响应数据；当读响应为乱序响应时，利用重排序电路对乱序响应进行重排序处理；所述重排序电路包括：编号缓存和重排序数据缓存，所述编号缓存用来存储不同读请求的id编号，所述重排序数据缓存用于存储对应id编号的响应数据；所述重排序电路支持参数的动态配置，所述参数包括重排序缓存深度参数和数据缓存深度参数，重排序缓存深度参数用于配置编号缓存容纳的id个数，数据缓存深度参数用于配置重排序数据缓存中每个id能够被正确接收最长响应的数据长度；其中，基于重排序电路对乱序响应进行重排序处理的过程，包括：根据发起的读请求的地址确定目标从设备；对重排序电路的重排序缓存深度参数和数据缓存深度参数进行配置，确定编号缓存容纳的id个数和重排序数据缓存对应同一个id请求的读响应的数据长度；将所有编号缓存的标记位设为无效，根据所有读请求的id编号，将其按顺序存入编号缓存中并将对应的编号缓存标记位设为有效，同时将id编号对应的读响应数据存入重排序数据缓存中；当某一id编号对应存入重排序数据缓存中读响应数据接收完整之后，将对应的编号缓存标记位设为无效。2.根据权利要求1所述的对基于axi协议乱序响应的重排序方法，其特征在于，重排序缓存深度参数和数据缓存深度参数的动态配置依据目标从设备的类型以及实际业务的应用需求和资源确定。3.根据权利要求1所述的对基于axi协议乱序响应的重排序方法，其特征在于，通过目标从设备返回的读响应数据最后一笔携带的last标记来识别存入重排序数据缓存中读响应数据是否接收完整。4.一种对基于axi协议乱序响应的重排序系统，应用于axi协议的主设备，其特征在于，包括：请求发起模块，用于向目标从设备发起多个读请求，所述读请求包括：读请求的地址、读请求的数据长度以及读请求的id编号；响应接收模块，用于接收目标从设备返回的读响应数据；重排序处理模块，用于当读响应为乱序响应时，利用重排序电路对乱序响应进行重排序处理；所述重排序电路包括：编号缓存和重排序数据缓存，所述编号缓存用来存储不同读请求的id编号，所述重排序数据缓存用于存储对应id编号的响应数据；所述重排序电路支持参数的动态配置，所述参数包括重排序缓存深度参数和数据缓存深度参数，重排序缓存深度参数用于配置编号缓存容纳的id个数，数据缓存深度参数用于配置重排序数据缓存中每个id能够被正确接收最长响应的数据长度；其中，基于重排序电路对乱序响应进行重排序处理的过程，包括：根据发起的读请求的地址确定目标从设备；
对重排序电路的重排序缓存深度参数和数据缓存深度参数进行配置，确定编号缓存容纳的id个数和重排序数据缓存对应同一个id请求的读响应的数据长度；将所有编号缓存的标记位设为无效，根据所有读请求的id编号，将其按顺序存入编号缓存中并将对应的编号缓存标记位设为有效，同时将id编号对应的读响应数据存入重排序数据缓存中；当某一id编号对应存入重排序数据缓存中读响应数据接收完整之后，将对应的编号缓存标记位设为无效。5.一种计算机设备，其特征在于，包括：至少一个处理器，以及与所述至少一个处理器通信连接的存储器，其中，所述存储器存储有被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器执行权利要求1至3中任一所述的对基于axi协议乱序响应的重排序方法。6.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使所述计算机执行权利要求1至3中任一所述的对基于axi协议乱序响应的重排序方法。

技术总结
本发明公开了一种对基于AXI协议乱序响应的重排序方法及系统，应用于AXI协议的主设备，方法包括：向目标从设备发起多个读请求，读请求包括：读请求的地址、读请求的数据长度以及读请求的ID编号；接收目标从设备返回的读响应数据；当读响应为乱序响应时，利用重排序电路对乱序响应进行重排序处理，重排序电路包括：编号缓存和重排序数据缓存，编号缓存用来存储不同读请求的ID编号，重排序数据缓存用于存储对应ID编号的响应数据。通过本发明提供的方法及系统，能够使得主设备具备对乱序响应进行重排序的能力，最大限度保证了传输的效率和并行性，在保证主设备接收数据正确性的同时节省了整个系统的资源消耗，提高了系统的运行带宽。提高了系统的运行带宽。提高了系统的运行带宽。


技术研发人员：强鹏 刘蕊丽
受保护的技术使用者：太初（无锡）电子科技有限公司
技术研发日：2023.06.09
技术公布日：2023/7/12