半导体器件的制备方法、半导体器件、功率模块及车辆与流程

1.本技术涉及半导体器件技术领域，具体涉及一种半导体器件的制备方法、半导体器件、功率模块及车辆。


背景技术：

2.随着科技的发展，半导体器件的应用越来越广泛。通常半导体器件包括基底，之后在基底上先后形成沟槽和发射极接触孔，之后在基底上形成杂质层，但通过这种方式形成半导体器件，影响半导体器件性能以及可靠性。


技术实现要素：

3.本技术实施例提供了一种半导体器件的制备方法及半导体器件，以解决相关技术中影响半导体器件性能以及可靠性的问题。
4.为了解决上述技术问题，本技术是这样实现的：
5.第一方面，本技术实施例提供了一种半导体器件的制备方法，所述方法包括：
6.获取基底层，所述基底层包括基底、p型杂质层以及n型杂质层，所述p型杂质层以及所述n型杂质层均位于所述基底中，且所述p型杂质层与所述n型杂质层层叠设置，所述p型杂质层远离所述基底的待蚀刻面，所述n型杂质靠近所述基底的待刻蚀面；
7.蚀刻所述基底的待蚀刻面，以同时形成发射极接触孔以及沟槽；
8.在所述沟槽中形成栅极氧化层；
9.通过导电介质填充所述沟槽；
10.在所述导电介质上形成绝缘介质层；
11.在所述待蚀刻面上形成金属层，且所述金属层填充所述发射极接触孔，所述金属层与所述绝缘介质层接触；
12.在基底的背面形成杂质层，其中，所述基底的背面为与所述待刻蚀面相背的表面。
13.可选地，所述在所述沟槽中形成栅极氧化层之前，所述方法还包括：
14.通过第一介质填充所述发射极接触孔；
15.在所述导电介质上形成绝缘介质层之后，所述方法还包括：
16.蚀刻所述第一介质，以露出所述发射极接触孔。
17.可选地，所述通过所述第一介质填充所述发射极接触孔，包括：
18.在所述待蚀刻面上形成第一介质层；
19.蚀刻所述沟槽位置处对应的第一介质，以保留所述发射极接触孔中的第一介质，使所述第一介质填充所述发射极接触孔。
20.可选地，在所述蚀刻所述沟槽位置处对应的第一介质，以保留所述发射极接触孔中的第一介质，使所述第一介质填充所述发射极接触孔之后，所述方法还包括：
21.蚀刻所述沟槽的槽底，以使所述沟槽的深度达到预设深度。
22.可选地，所述获取基底层，包括：
23.获取所述基底，所述基底具有待刻蚀面；
24.在所述基底的待刻蚀面注入所述p型杂质；
25.在所述基底的待刻蚀面注入所述n型杂质，得到所述基底层。
26.可选地，在所述基底的待刻蚀面注入所述p型杂质之前，所述方法包括：
27.在所述待刻蚀面形成场氧化层；
28.蚀刻待刻蚀区域对应的场氧化层，其中，所述待刻蚀区域为所述待刻蚀面上的部分区域。
29.可选地，在蚀刻所述基底的待蚀刻面，以同时形成发射极接触孔以及沟槽之前，所述方法还包括：
30.在所述待刻蚀面上形成掩膜；
31.所述蚀刻所述基底的待蚀刻面，以同时形成发射极接触孔以及沟槽，包括：
32.蚀刻所述待刻蚀面以及所述掩膜，同时形成所述发射极接触孔以及沟槽。
33.可选地，所述在基底的背面形成杂质层，包括：
34.在所述基底的背面注入所述n型杂质，所述n型杂质形成电场终止层；
35.在所述基底的背面注入所述p型杂质，所述p型杂质形成集电极层。
36.可选地，所述在基底的背面形成杂质层，包括：
37.在所述基底的背面注入所述n型杂质，所述n型杂质形成电场终止层。
38.可选地，在所述沟槽中形成栅极氧化层之前，所述方法还包括：
39.蚀刻所述沟槽的槽底，以使所述沟槽的深度达到预设深度；
40.所述在所述沟槽中形成栅极氧化层，包括：
41.在蚀刻之后的所述沟槽中形成所述栅极氧化层。
42.可选地，所述绝缘层介质层的厚度范围为0.1微米-3微米。
43.第二方面，本技术实施例提供了一种半导体器件，所述半导体器件由上述第一方面中任一项所述的半导体器件的制备方法加工而成。
44.第三方面，本技术实施例提供了一种功率模块，所述功率模块包括上述第二方面中所述的半导体器件。
45.第四方面，本技术实施例提供了一种车辆，所述车辆包括上述第三方面中所述的功率模块。
46.在本技术实施例中，获取基底层，基底层包括基底、p型杂质层以及n型杂质层，p型杂质层以及n型杂质层均位于基底中，且p型杂质层与n型杂质层层叠设置，p型杂质层远离基底的待蚀刻面，n型杂质靠近基底的待刻蚀面；蚀刻基底的待蚀刻面，以同时形成发射极接触孔以及沟槽；在沟槽中形成栅极氧化层；通过导电介质填充沟槽；在导电介质上形成绝缘介质层；在待蚀刻面上形成金属层，且金属层填充发射极接触孔，金属层与绝缘介质层接触；在基底的背面形成杂质层，其中，基底的背面为与待刻蚀面相背的表面。也即是，在本技术实施例中，在待刻蚀面上同时形成沟槽以及发射极接触孔，从而可以确保发射极接触孔沟槽间均为等间距，从而使得最终形成的半导体器件的栅极与发射极之间的耐压有所提高，不容易发生发射极与栅极之间击穿的问题，从而可以提高半导体器件的栅极的可靠性。
附图说明
47.图1表示本技术实施例提供的一种半导体器件的制备方法的示意图；
48.图2表示本技术实施例提供的一种半导体器件加工过程的示意图之一；
49.图3表示本技术实施例提供的一种半导体器件加工过程的示意图之二；
50.图4表示本技术实施例提供的一种半导体器件加工过程的示意图之三；
51.图5表示本技术实施例提供的一种半导体器件加工过程的示意图之四；
52.图6表示本技术实施例提供的一种半导体器件加工过程的示意图之五；
53.图7表示本技术实施例提供的一种半导体器件加工过程的示意图之六；
54.图8表示本技术实施例提供的一种半导体器件加工过程的示意图之七；
55.图9表示本技术实施例提供的一种半导体器件加工过程的示意图之八；
56.图10表示本技术实施例提供的一种半导体器件加工过程的示意图之九；
57.图11表示本技术实施例提供的一种半导体器件加工过程的示意图之十；
58.图12表示本技术实施例提供的一种半导体器件加工过程的示意图之十一；
59.图13表示本技术实施例提供的一种半导体器件加工过程的示意图之十二；
60.图14表示本技术实施例提供的一种半导体器件加工过程的示意图之十三；
61.图15表示本技术实施例提供的一种半导体器件加工过程的示意图之十四；
62.图16表示本技术实施例提供的一种半导体器件加工过程的示意图之十五；
63.图17表示本技术实施例提供的另一种半导体器件的制备方法的示意图。
具体实施方式
64.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
65.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。
66.参照图1，示出了本技术实施例提供的一种半导体器件的制备方法的流程图。如图1所示，该半导体器件的制备方法包括：
67.步骤101：获取基底层，基底层包括基底、p型杂质层以及n型杂质层，p型杂质层以及n型杂质层均位于基底中，且p型杂质层与n型杂质层层叠设置，p型杂质层远离基底的待蚀刻面，n型杂质靠近基底的待刻蚀面。
68.通常，在加工半导体器件之前，需要获取基底层，基底层可以作为初始材料，从而对基底层进行相应的加工，最终形成半导体器件。
69.其中，步骤101的实现方式可以为：获取基底，基底具有待刻蚀面。在基底的待刻蚀面注入p型杂质。在基底的待刻蚀面注入n型杂质，得到基底层。
70.在获取到基底之后，基底相当于一个硅层，即基底为由硅材质形成的，从而基底具有相背的两个表面，其中一个表面便可以作为待刻蚀面。在确定了待刻蚀面之后，便可以在
待刻蚀面上通过离子注入机注入p型杂质。在待刻蚀面上注入p型杂质后，可以采用高温退火工艺，即将基底放置在高温环境中，且放置第一预设时长，p型杂质便可以在基底内部进一步扩散分布形成p型杂质层。其中，p型杂质可以为硼元素。且p型杂质的掺杂浓度可以为10
16
cm-3-10
19
cm-3
，掺杂浓度与注入剂量相关。另外，在本技术实施例中，高温环境指的温度处于为900度-1200度之间的环境，即基底所处的环境的温度处于900度-1200度之间。
71.另外，在注入p型杂质之后，可以继续在待刻蚀面通过离子注入机注入n型杂质。在待刻蚀面注入n型杂质后，同样可以采用高温退火工艺，即将基底放置在高温环境中，且放置第二预设时长，n型杂质便可以在基底的内部进一步扩散分布形成n型杂质层。其中，n型杂质可以为磷元素，当然，还可以为其他元素，比如砷元素。且n型杂质的掺杂浓度可以为10
18
cm-3-10
21
cm-3
。另外，在本技术实施例中，在注入n型杂质时，基底所处的环境的温度可以处于700度-1100度之间。
72.另外，在硼、磷元素在硅中扩散时，相当于对p型、n型杂质进行高温激活，使得p型、n型杂质可以在硅中扩散。其中，基底可以为区熔硅。
73.例如，如图4所示，基底为图中301表示的区域，p型杂质层为图中303表示的区域，n型杂质层为图中304表示的区域。其中，303和304均在301中。
74.另外，在基底的待刻蚀面注入p型杂质之前，半导体器件的制备方法还可以包括：在待刻蚀面形成场氧化层，蚀刻待刻蚀区域对应的场氧化层，其中，待刻蚀区域为待刻蚀面上的部分区域。
75.其中，由于待刻蚀面本质是硅，因此，可以通过热氧化工艺在待刻蚀面上生长场氧化层，从而在待刻蚀面上形成场氧化层。需要说明的是，可以对应半导体器件的有源区，此时，相当于针对有源区进行加工。
76.需要说明的是，在本技术实施例中，场氧化层的厚度为0.5微米-2微米中任一数值，例如，场氧化层的厚度可以为0.5微米，还可以为1微米，还可以为1微米，还可以为2微米。
77.例如，如图2和图3所示，基底为图中的301表示的区域，在基底的待刻蚀面上生长场氧化层，场氧化层为图中的302表示的区域。
78.步骤102：蚀刻基底的待蚀刻面，以同时形成发射极接触孔以及沟槽。
79.其中，可以采用干法刻蚀工艺刻蚀基底的待刻蚀面，当基底的待刻蚀面具有待刻蚀区域时，此时，采用干法刻蚀工艺刻蚀待刻蚀区域。另外，在蚀刻基底的待刻蚀面，以同时形成发射极接触孔以及沟槽时，由于发射极接触孔以及沟槽可以同时形成，从而可以避免相关技术中，在形成发射极接触孔以及沟槽时，先形成沟槽或者先形成发射极接触孔，从而导致形成的发射极接触孔以及沟槽之间的间距可能不相等，导致最终形成的半导体器件的栅极与发射极之间耐压性较差的问题。
80.也即是，在本技术实施例中，同时形成发射极接触孔以及沟槽，从而可以确保发射极接触孔沟槽间均为等间距，从而使得最终形成的半导体器件的栅极与发射极之间的耐压有所提高，不容易发生发射极至栅极之间击穿的问题，从而可以提高半导体器件的栅极的可靠性。另外，由于同时形成沟槽以及发射极接触孔，从而可以避免相关技术中在形成沟槽和发射极接触孔时，需要进行两次光刻，从而出现光刻对准的问题，并且不需要预留更多的发射极接触孔至沟槽间的距离余量，可以使得发射极接触孔与沟槽之间的距离更小，从而
使得半导体器件的元胞的尺寸更小，从而提高形成的半导体器件的电流密度，进一步可以提升半导体器件的性能。
81.需要说明的是，发射极接触孔与半导体器件的发射极对应，沟槽与半导体器件的栅极对应。另外，发射极接触孔位于相邻两个沟槽之间。另外，本技术实施例提供的半导体器件的加工方法，主要针对的半导体器件的元胞。另外，在本技术实施例中，如图6所示，发射极接触孔的深度通常需要超过n型杂质层的结深，即在刻蚀发射极接触孔时，需要穿过n型杂质层。其中，发射极接触孔的深度为0.1微米-1微米中任一数值，例如，发射极接触孔的深度可以为0.1微米，还可以为0.5微米，还可以为0.8微米，还可以为1微米。发射极接触孔的深度为待刻蚀面至发射极接触孔的孔底之间的距离，例如，如图6所示，发射极接触孔10的深度为l。
82.另外，为了便于在待刻蚀面上同时形成接触极发射孔以及沟槽，在步骤102之前，半导体器件的制备方法还可以包括：在待刻蚀面上形成掩膜；此时，蚀刻基底的待蚀刻面，以同时形成发射极接触孔以及沟槽的实现方式可以为：蚀刻待刻蚀面以及所述掩膜，同时形成发射极接触孔以及沟槽。
83.其中，在待刻蚀面上形成掩膜的实现方式可以为：在待刻蚀面通过淀积工艺在待刻蚀面上淀积第二介质，使得第二介质形成第二介质层，第二介质层便可以作为掩膜。其中，掩膜指的是覆盖特定图像或物体的膜层，且掩膜上设置有选定的图形，即通过掩膜可以遮挡部分待刻蚀面。在待刻蚀面上形成掩膜时，此时，由于掩膜的作用，可以直接在待刻蚀面上进行刻蚀，同时形成发射极接触孔以及沟槽。也即是，在待刻蚀面上形成掩膜，之后在待刻蚀面上刻蚀沟槽和发射极接触孔时，可以直接针对待刻蚀面进行刻蚀，同时可以便于在待刻蚀面上刻蚀沟槽和发射极接触孔。其中，掩膜实质上起到指引在待刻蚀面上的何处进行刻蚀的作用。
84.需要说明的是，第二介质的材质可以为二氧化硅或氮化硅。当然，第二介质还可以为其他材质，对此，本技术实施例在此不作限定。
85.例如，如图5所示，掩膜为图中305所表示的区域。如图6所示，刻蚀掩膜以及待刻蚀面101，同时形成沟槽20和发射极接触孔10。
86.步骤103：在沟槽中形成栅极氧化层。
87.其中，可以通过热氧化工艺在沟槽中形成栅极氧化层，即在沟槽中可以通过热氧化工艺生长栅极氧化层。
88.需要说明的是，在本技术实施例中，栅极氧化层的厚度可以为20纳米-200纳米中任一数值。例如，栅极氧化层的厚度可以为20纳米，还可以为50纳米，还可以为100纳米，还可以为150纳米，还可以为200纳米。
89.另外，通过热氧化生长工艺在沟槽中生长栅极氧化层时，发射极接触孔中也可能生长氧化层，导致加工的半导体器件出现故障，为了避免这种问题出现，在步骤103之前，半导体器件的制备方法还可以包括：通过第一介质填充发射极接触孔。
90.在通过第一介质填充发射极接触孔之后，在沟槽中生长栅极氧化层时，发射极接触孔被第一介质填充，从而发射极接触孔中无法生长氧化层，栅极氧化层位于沟槽中，从而使得最终形成的半导体器件的性能较好。
91.另外，通过第一介质填充发射极接触孔的实现方式可以为：在待蚀刻面上形成第
一介质层；蚀刻沟槽位置处对应的第一介质，以保留发射极接触孔中的第一介质，使第一介质填充发射极接触孔。
92.其中，在待刻蚀面上形成第一介质层的方式可以为：在待刻蚀面通过热氧化工艺形成第一介质层，或者通过淀积工艺在待刻蚀面上淀积第一介质，以形成第一介质层。在待刻蚀面上形成第一介质层之后，第一介质层的第一介质便会充填发射极接触孔，且充填沟槽。之后可以通过光刻工艺形成需要刻蚀的窗口，再利用干法刻蚀工艺刻蚀沟槽位置处对应的第一介质，或者通过湿法刻蚀工艺蚀刻沟槽位置处对应的第一介质，以保留发射极接触孔中的第一介质，使得第一介质只填充发射极接触孔。
93.需要说明的是，第一介质层中的第一介质的材质与第二介质的材质不同，若第二介质为二氧化硅，第一介质可以为氮化硅，若第二介质为氮化硅，第一介质可以为二氧化硅。当第一介质的材质与第二介质的材质不同时，在蚀刻第一介质时，可以只蚀刻第一介质，避免蚀刻第二介质。若第一介质与第二介质相同，在刻蚀第一介质时，此时，会同时蚀刻第一介质和第二介质，无法保证沟槽大小为预设大小。
94.例如，如图7所示，在待刻蚀面101上形成第一介质，第一介质形成第一介质层，第一介质层为图中306所表示的区域。如图8所示，刻蚀沟槽位置处对应的第一介质，使得第一介质只填充发射极接触孔。
95.另外，在本技术实施例中，第一介质层的厚度可以为0.5微米-2微米中任一数值。例如，第一介质层的厚度可以为0.5微米，还可以为1微米，还可以为1.5微米，还可以为2微米。
96.另外，由于在实际需要中，沟槽的深度可能较深，因此，采用光刻工艺在待刻蚀面上同时形成沟槽以及发射极接触孔时，沟槽的深度可能并未达到预设的深度，可能影响最终形成的半导体器件的性能，因此，在步骤103之前，半导体器件的制备方法还可以包括：蚀刻沟槽的槽底，以使沟槽的深度达到预设深度。此时，步骤103的实现方式可以为：在蚀刻之后的沟槽中形成栅极氧化层。
97.其中，可以通过光刻工艺刻蚀沟槽的槽底，使得沟槽的深度达到预设深度。预设深度可以根据实际需要进行设定，对于预设深度的具体数值，本技术实施例在此不作限定。当蚀刻沟槽的槽底之后，便可以在蚀刻之后的沟槽中形成栅极氧化层。
98.需要说明的是，在待刻蚀面上同时形成发射极接触孔以及沟槽时，此时，发射极接触孔的深度与沟槽的深度相同。之后，通过光刻工艺继续蚀刻沟槽，使得沟槽的深度增加，从而在蚀刻之后的沟槽中形成栅极氧化层。
99.例如，如图9所示，可以继续光刻刻蚀沟槽，使得沟槽的深度达到预设深度。如图10所示，在刻蚀之后的沟槽中形成栅极氧化层，栅极氧化层为图中的307表示的区域。
100.步骤104：通过导电介质填充沟槽。
101.其中，可以通过淀积工艺，在沟槽中淀积导电介质，从而使得导电介质可以填充沟槽。导电介质可以为多晶硅，当然，导电介质还可以为其他导电材质，对此，本技术实施例在此不做限定。
102.需要说明的是，由于在沟槽中生长场氧化层，因此，在通过导电介质填充沟槽时，实质是在沟槽中的场氧化层上淀积导电介质，使得导电介质将沟槽填充。另外，导电介质的厚度可以为0.5微米-2微米中任一数值。例如，导电介质的厚度可以为0.5微米，还可以为1
微米，还可以为1.5微米，还可以为2微米。
103.另外，当导电介质为多晶硅时，在通过淀积工艺淀积多晶硅时，此时，多晶硅可能在待刻蚀面上形成多晶硅层，此时，多晶硅层会遮挡第一介质，且多晶硅层会凸出于待刻蚀面，从而在待刻蚀面上淀积了多晶硅之后，可以通过光刻工艺刻蚀第一介质上的多晶硅，且刻蚀沟槽处的多晶硅，以使多晶硅最终与待刻蚀面平齐，即多晶硅只将沟槽填充，多晶硅并不凸出于待刻蚀面。当导电介质为其他导电材质时，在将导电介质填充沟槽之后，导电介质至将沟槽填充，导电介质与待刻蚀面平齐。
104.例如，如图11所示，在待刻蚀面上淀积多晶硅，多晶硅形成多晶层，多晶硅层为图中的308所表示的区域。如图12所示，刻蚀第一介质上的多晶硅，且刻蚀沟槽处的多晶硅，使得多晶硅与待刻蚀面平齐。
105.步骤105：在导电介质上形成绝缘介质层。
106.其中，可以通过淀积工艺在导电介质上淀积绝缘介质，使得绝缘介质形成绝缘介质层。另外，由于导电介质具有导电的性能，因此，在导电介质上淀积绝缘介质，绝缘介质层可以避免导电介质与其他可导电的结构接触，从而避免最终形成的半导体器件的性能的问题出现。
107.需要说明的是，绝缘层介质层的厚度可以为0.1微米-3微米中任一数值，例如，绝缘介质层的厚度可以为0.1微米，还可以为0.5微米。还可以为1微米，还可以为1.5微米，还可以为2微米，还可以为2.5微米，还可以为3微米。
108.例如，如图13所示，在导电介质上形成绝缘介质层，绝缘介质层为图中的309表示的区域。
109.另外，在导电介质上形成绝缘介质层之后，但发射极接触孔被第一介质填充，不利于后续在发射极接触孔填充其他组成半导体器件的材质，从而在步骤105之后，绝缘栅双极性晶体管加工方法还可以包括：蚀刻第一介质，以露出发射极接触孔。
110.其中，可以采用干法刻蚀刻蚀第一介质，以露出发射极接触孔，还可以通过湿法刻蚀工艺刻蚀第一介质，以露出发射极接触孔。湿法蚀刻工艺本质是通过化学药剂进行腐蚀，从而形成刻蚀的效果。
111.在蚀刻第一介质之后，发射极接触孔便可以不被第一介质填充，从而可以在发射极接触孔填充其他组成半导体器件的材质，有利于加工半导体器件。
112.例如，如图14所示，刻蚀发射极接处孔的第一介质，以露出发射极接触孔。
113.步骤106：在待蚀刻面上形成金属层，且金属层填充发射极接触孔，金属层与绝缘介质层接触。
114.其中，可以通过淀积工艺在待刻蚀面上淀积金属，淀积在待刻蚀面上的金属便可以形成金属层。另外，在待刻蚀面淀积金属以形成金属层时，会在待刻蚀面上淀积金属，从而形成的金属层可以填充发射极接触孔，且金属层会与在沟槽位置处的绝缘介质层接触。当金属层与绝缘介质层接触时，此时，绝缘介质层便可以隔绝金属层与导电介质，避免导电介质与金属层之间导电的问题出现。
115.需要说明的是，金属层的厚度可以为1微米-10微米中任一数值。例如，金属层的厚度可以为1微米，还可以为3微米，还可以为5微米，还可以为8微米，还可以为10微米。
116.例如，如图15所示，在待刻蚀面上形成金属层，金属层为图中310所示的区域。
117.另外，金属层中金属的材质可以为铝，当然，还可以为其他金属，比如银，对此，本技术实施例在此不作限定。
118.步骤107：在基底的背面形成杂质层，其中，基底的背面为与待刻蚀面相背的表面。
119.其中，步骤107的实现方式可以为：在基底的背面注入n型杂质，n型杂质形成电场终止层；在基底的背面注入p型杂质，p型杂质形成集电极层。
120.其中，可以通过离子注入机在基底的背面注入n型杂质，之后在通过离子注入机注入p型杂质。
121.另外，在注入n型杂质以及p型杂质后，可以使用退火工艺，将基底放置在退火环境下，可以使得n型杂质在进入基底之后，即n型杂质在进入硅中之后，磷元素可以在硅中扩散，便于n型杂质形成n型杂质层。同理，还可以使得p型杂质在进入基底之后，即p型杂质在进入硅中之后，硼元素可以在硅中扩散，便于p型杂质形成p型杂质层。另外，在磷、硼元素在硅中扩散时，相当于对n型、p型杂质进行高温激活。另外，在本技术实施例中，在n型、p型杂质进行退火工艺时，基底所处的环境的温度可以处于300度-600度之间。
122.另外，在基底的背面注入n型杂质之前，还可以减薄基底的厚度，即可以通过研磨基底的背面，使得基底的厚度减小。在减薄基底的厚度之后，可以在基底的背面注入n型杂质以及p型杂质。
123.例如，如图16所示，在基底的背面102形成电场终止层和集电极层，电场终止层为图中311所表示的区域，集电极层为图中的312所表示的区域。
124.需要说明的是，在基底的背面注入n型杂质，以形成电场终止层，之后注入p型杂质，以形成集电极层，这种结构适用于绝缘栅双极晶体管(insulated gate bipolar transistor，igbt)。
125.另外，在一些实现方式中，步骤107的实现方式还可以为：在基底的背面注入n型杂质，n型杂质形成电场终止层。
126.在基底的背面只注入n型杂质，n型杂质形成电场终止层，这种结构适用于mos管。
127.另外，在本技术实施例中，经过步骤101至步骤107加工形成的半导体器件，该半导体器件具有基底，且基底具有待刻蚀面以及背面，待刻蚀面上具有间隔设置的沟槽以及发射极接触孔，沟槽中层叠设置有场氧化层以及导电介质，基底中n型杂质层以及p型杂质层，n型杂质层靠近待刻蚀面，p型杂质层远离待刻蚀面。另外，沟槽贯穿n型杂质层以及p型杂质层，发射极接触孔贯穿n型杂质层。发射极接触孔与沟槽之间的n型杂质层相当于半导体器件的发射极，主要在半导体器件正常工作时提供电子电流。p型杂质层为半导体器件在正常工作时提供电流沟道，形成电流通道。另外，沟槽中的导电介质相当于半导体器件的栅极，发射极金属相当于半导体器件的发射极，n型杂质层与发射极金属形成欧姆接触，从而可以提高半导体器件的导通性能，降低接触电阻。另外，沟槽中的导电介质、场氧化层以及p型杂质形成金属-氧化物-半导体(mos)结构，mos结构在半导体器件中起到开关作用，是半导体器件工作时的主要特性。
128.另外，发射极接触孔贯穿n型杂质层，且发射极接触孔的孔底位于p型杂质层中，可以提高半导体器件的抗闩锁能力。另外，导电介质上的绝缘介质层可以隔绝金属层和导电介质，金属层相当于半导体器件中的发射极，导电介质相当于栅极，此时，绝缘介质层隔绝金属层和导电介质，绝缘介质层起到可以隔绝栅电极和发射极的作用。
129.另外，位于基底的背面的电场终止层位于背面集杂质层上方，即集杂质层靠近基底的背面，电场终止层远离基底的背面，从而在半导体器件在阻断的条件下，半导体器件中的电场在此层终止，防止电场穿通集电极。另外，在相同阻断能力下，减小基底的厚度，还可以实现低的导通损耗和开关损耗。另外，背面集电极位于基底的最底部，即背面的p型杂质形成的集电极层位于基底的最底部，与背面金属直接接触，为半导体器件在正常工作时提供足够的空穴，形成空穴电流。
130.需要说明的是，在本技术实施例中，基底可以为具有导电性能的衬底，且基底中导电介质的掺杂浓度为10
13
cm-3-10
15
cm-3
中任一数值。
131.在本技术实施例中，获取基底层，基底层包括基底、p型杂质层以及n型杂质层，p型杂质层以及n型杂质层均位于基底中，且p型杂质层与n型杂质层层叠设置，p型杂质层远离基底的待蚀刻面，n型杂质靠近基底的待刻蚀面；蚀刻基底的待蚀刻面，以同时形成发射极接触孔以及沟槽；在沟槽中形成栅极氧化层；通过导电介质填充沟槽；在导电介质上形成绝缘介质层；在待蚀刻面上形成金属层，且金属层填充发射极接触孔，金属层与绝缘介质层接触；在基底的背面形成杂质层，其中，基底的背面为与待刻蚀面相背的表面。也即是，在本技术实施例中，在待刻蚀面上同时形成沟槽以及发射极接触孔，从而可以确保发射极接触孔沟槽间均为等间距，从而使得最终形成的半导体器件的栅极与发射极之间的耐压有所提高，不容易发生发射极与栅极之间击穿的问题，从而可以提高半导体器件的栅极的可靠性。
132.参照图17，示出了本技术实施例提供的另一种半导体器件的加工方法的流程图，如图17所示，该方法包括：
133.步骤201：获取基底层，基底层包括基底、p型杂质层以及n型杂质层，p型杂质层以及n型杂质层均位于基底中，且p型杂质层与n型杂质层层叠设置，p型杂质层远离基底的待蚀刻面，n型杂质靠近基底的待刻蚀面。
134.步骤202：在待刻蚀面上形成掩膜。
135.步骤203：蚀刻待刻蚀面以及掩膜，同时形成发射极接触孔以及沟槽。
136.步骤204：蚀刻沟槽的槽底，以使沟槽的深度达到预设深度。
137.步骤205：在待蚀刻面上形成第一介质层，蚀刻沟槽位置处对应的第一介质，以保留发射极接触孔中的第一介质，使第一介质填充发射极接触孔。
138.步骤206：在蚀刻之后的沟槽中形成栅极氧化层。
139.步骤207：通过导电介质填充沟槽。
140.步骤208：在导电介质上形成绝缘介质层。
141.步骤209：蚀刻第一介质，以露出发射极接触孔。
142.步骤210：在待蚀刻面上形成金属层，且金属层填充发射极接触孔，金属层与绝缘介质层接触。
143.步骤211：减薄基底的背面，以使基底的厚度减小，基底的背面为与所述待刻蚀面相背的表面。其中，可以通过研磨的方式减薄基底的背面，即研磨基底的背面，使得基底的厚度减小。
144.步骤212：在基底的背面形成杂质层。
145.本技术实施例提供了一种半导体器件，该半导体器件由上述实施例中任一实施例中的半导体器件的制备方法加工而成。
146.本技术实施例提供了一种功率模块，该功率模块包括上述实施例中的半导体器件。
147.本技术实施例提供了一种车辆，该车辆包括上述实施例中的功率模块。
148.需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
149.尽管已描述了本技术实施例的可选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括可选实施例以及落入本技术实施例范围的所有变更和修改。
150.最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括要素的物品或者终端设备中还存在另外的相同要素。
151.以上对本技术所提供的技术方案进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，同时，对于本领域的一般技术人员，依据本技术的原理及实现方式，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本技术的限制。

技术特征：
1.一种半导体器件的制备方法，其特征在于，所述方法包括：获取基底层，所述基底层包括基底、p型杂质层以及n型杂质层，所述p型杂质层以及所述n型杂质层均位于所述基底中，且所述p型杂质层与所述n型杂质层层叠设置，所述p型杂质层远离所述基底的待蚀刻面，所述n型杂质靠近所述基底的待刻蚀面；蚀刻所述基底的待蚀刻面，以同时形成发射极接触孔以及沟槽；在所述沟槽中形成栅极氧化层；通过导电介质填充所述沟槽；在所述导电介质上形成绝缘介质层；在所述待蚀刻面上形成金属层，且所述金属层填充所述发射极接触孔，所述金属层与所述绝缘介质层接触；在基底的背面形成杂质层，其中，所述基底的背面为与所述待刻蚀面相背的表面。2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述在所述沟槽中形成栅极氧化层之前，所述方法还包括：通过第一介质填充所述发射极接触孔；在所述导电介质上形成绝缘介质层之后，所述方法还包括：蚀刻所述第一介质，以露出所述发射极接触孔。3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述通过所述第一介质填充所述发射极接触孔，包括：在所述待蚀刻面上形成第一介质层；蚀刻所述沟槽位置处对应的第一介质，以保留所述发射极接触孔中的第一介质，使所述第一介质填充所述发射极接触孔。4.根据权利要求3所述的半导体器件的制备方法，其特征在于，在所述蚀刻所述沟槽位置处对应的第一介质，以保留所述发射极接触孔中的第一介质，使所述第一介质填充所述发射极接触孔之后，所述方法还包括：蚀刻所述沟槽的槽底，以使所述沟槽的深度达到预设深度。5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述获取基底层，包括：获取所述基底，所述基底具有待刻蚀面；在所述基底的待刻蚀面注入所述p型杂质；在所述基底的待刻蚀面注入所述n型杂质，得到所述基底层。6.根据权利要求5所述的半导体器件的制备方法，其特征在于，在所述基底的待刻蚀面注入所述p型杂质之前，所述方法包括：在所述待刻蚀面形成场氧化层；蚀刻待刻蚀区域对应的场氧化层，其中，所述待刻蚀区域为所述待刻蚀面上的部分区域。7.根据权利要求1所述的半导体器件的制备方法，其特征在于，在蚀刻所述基底的待蚀刻面，以同时形成发射极接触孔以及沟槽之前，所述方法还包括：在所述待刻蚀面上形成掩膜；所述蚀刻所述基底的待蚀刻面，以同时形成发射极接触孔以及沟槽，包括：蚀刻所述待刻蚀面以及与所述掩膜，同时形成所述发射极接触孔以及沟槽。
8.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述在基底的背面形成杂质层，包括：在所述基底的背面注入所述n型杂质，所述n型杂质形成电场终止层；在所述基底的背面注入所述p型杂质，所述p型杂质形成集电极层。9.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述在基底的背面形成杂质层，包括：在所述基底的背面注入所述n型杂质，所述n型杂质形成电场终止层。10.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述沟槽中形成栅极氧化层之前，所述方法还包括：蚀刻所述沟槽的槽底，以使所述沟槽的深度达到预设深度；所述在所述沟槽中形成栅极氧化层，包括：在蚀刻之后的所述沟槽中形成所述栅极氧化层。11.根据权利要求1-10中任一所述的半导体器件的制备方法，其特征在于，所述绝缘层介质层的厚度范围为0.1微米-3微米。12.一种半导体器件，其特征在于，所述半导体器件由权利要求1-11中任一项所述的半导体器件的制备方法制备而成。13.一种功率模块，其特征在于，所述功率模块包括权利要求12中所述的半导体器件。14.一种车辆，其特征在于，所述车辆包括权利要求13中所述的功率模块。

技术总结
本申请实施例提供了一种半导体器件的制备方法、半导体器件、功率模块及车辆。该方法包括：获取基底层，基底层包括基底、P型杂质层以及N型杂质层，P型杂质层以及N型杂质层均位于基底中，且P型杂质层与N型杂质层层叠设置，P型杂质层远离基底的待蚀刻面，N型杂质靠近基底的待刻蚀面；蚀刻基底的待蚀刻面，以同时形成发射极接触孔以及沟槽；在沟槽中形成栅极氧化层；通过导电介质填充沟槽；在导电介质上形成绝缘介质层；在待蚀刻面上形成金属层，且金属层填充发射极接触孔，金属层与绝缘介质层接触；在基底的背面形成杂质层，其中，基底的背面为与待刻蚀面相背的表面。为与待刻蚀面相背的表面。为与待刻蚀面相背的表面。


技术研发人员：李钊 吴海平 秦博
受保护的技术使用者：比亚迪半导体股份有限公司
技术研发日：2021.12.31
技术公布日：2023/7/13