沟槽NMOSFET结构及其制备方法、NMOSFET器件

沟槽nmosfet结构及其制备方法、nmosfet器件
技术领域
1.本公开涉及电力电子半导体技术领域，尤其涉及一种沟槽nmosfet结构及其制备方法、nmosfet器件。


背景技术：

2.碳化硅(sic)作为第三代半导体材料的典型代表之一，具有禁带宽度大，临界击穿场强高(电场强度)，饱和电子迁移率高以及热导率高等特点，相比传统si材料，其在高温、高压、大功率等极端领域具有极大的应用优势。sic mosfet作为一种开关器件，具有开关速度快、导通电阻低、耐高压、易驱动等优点。目前，sic mosfet主要经历了从ldmos(横向双扩散mosfet)到vdmos(垂直双扩散mosfet)再到trench mos(沟槽mosfet)的发展阶段。ldmos结构简单，但电压耐受能力与器件集成度存在严重失衡，vdmos与trench mos均属于垂直型器件，集成度与器件耐压能力相对ldmos有大幅提升，但vdmos由于jfet颈层电阻的存在，使其导通电阻无法有效降低。相比之下，沟槽型mosfet通过沟槽刻蚀技术消除了jfet颈层电阻，因此可以实现更低的导通电阻，具有更广阔的应用前景。
3.sic沟槽型mosfet的导电沟道位于垂直刻蚀的沟槽侧壁，提高垂直沟道迁移率并降低阈值电压至合理值，对于提高器件性能，减小驱动损耗至关重要。目前通常采用晶面系为{11-20}的垂直沟道来适当提高沟道载流子迁移率，但sic沟槽的刻蚀技术使得沟道处的sic表面粗糙度严重，表面粗糙度散射作用增强，又会降低载流子迁移率。两者的相互作用导致沟道载流子迁移率无法得到有效提升。同时，对于n型sic沟槽mosfet，为了使器件阈值电压降低在合理范围以期降低栅极驱动损耗，通常采用弱掺杂的p型沟道层，但低的掺杂浓度很容易在较小的反向偏压下造成沟道层穿通击穿，无法发挥sic器件的高耐压性能。因此p型沟道层掺杂浓度不能太低，这又使得反型沟道载流子受到的电离杂质散射作用无法减小，进一步限制了沟道载流子迁移率的降低，使得器件最终性能无法得到有效优化。
4.有鉴于此，需要提供一种沟槽nmosfet结构及其制备方法、nmosfet器件以期降低器件阈值电压，同时提高沟道载流子迁移率，提升器件性能。


技术实现要素：

5.(一)要解决的技术问题
6.有鉴于此，本公开的主要目的在于提供一种沟槽nmosfet结构及其制备方法、nmosfet器件，以期至少部分地解决上述提及的技术问题中的至少之一。
7.(二)技术方案
8.根据本公开的一个方面，提供了一种沟槽nmosfet结构，包括：基底部；主沟槽，刻蚀于上述基底部上；n
‑‑
型外延层，形成于上述基底部上，并位于上述主沟槽两侧；p型注入层，形成于上述基底部上，并位于上述n
‑‑
型外延层两侧；上述p型注入层在上述基底部上的注入深度大于上述主沟槽上述基底部上的刻蚀深度；n+型源层，形成于上述p型注入层和上述n
‑‑
型外延层上，并位于上述主沟槽两侧；p+型欧姆接触层，形成于上述p型注入层上，并
位于上述n+型源层两侧。
9.在本公开的一些实施例中，上述n
‑‑
型外延层的宽度范围为0.1-1μm，外延掺杂浓度范围为1e+13-1e+17cm-3
。
10.在本公开的一些实施例中，上述基底部包括：n++型sic衬底；n+型sic缓冲层，形成于上述n++型sic衬底上；以及n-型sic外延层，形成于上述n+型sic缓冲层上，上述主沟槽刻蚀于上述n-型sic外延层上，上述n
‑‑
型外延层和上述p型注入层均形成于上述n-型sic外延层上。
11.在本公开的一些实施例中，上述主沟槽的侧壁为sic{11-20}晶面系，上述主沟槽底部为平面，且平行于sic(0001)晶面。
12.本公开的另一方面提供了一种nmosfet器件，包括：如上所述的沟槽nmosfet结构；沟槽栅介质，形成于上述主沟槽上；沟槽栅电极，形成于上述沟槽栅介质上，并充满上述主沟槽；栅源电极隔离介质，形成于上述沟槽栅电极和上述n+型源层上；源极电极，形成于上述栅源电极隔离介质、上述p+型欧姆接触层和上述n+型源层上；漏极电极，形成于上述n++型sic衬底上，且与上述n+型sic缓冲层相背。
13.在本公开的一些实施例中，上述源极电极的金属为al、ti、ni、ta、w或其多种混合物；上述漏极电极的金属为al、ti、ni、ta、w、tin、tic、tiw或其多种混合物。
14.根据本公开的又一个方面，提供了一种上述沟槽nmosfet结构的制备方法，包括：
15.在上述基底部上生长上述n
‑‑
型外延层；在上述n
‑‑
型外延层上淀积注入掩蔽层，通过光刻获得p型注入层注入图形，进行离子注入，形成上述p型注入层；在上述n
‑‑
型外延层和上述p型注入层上淀积注入掩蔽层，通过光刻获得n+型源层注入图形，进行离子注入，形成上述n+型源层；在上述p型注入层上淀积注入掩蔽层，通过光刻获得p+型欧姆接触层注入图形，进行离子注入，形成上述p+型欧姆接触层；在上述n+型源层上淀积刻蚀掩蔽层，通过光刻获得沟槽刻蚀掩膜图形，自上述n+型源层向上述n-型sic外延层刻蚀形成上述主沟槽；上述主沟槽的刻蚀深度小于上述p型注入层在上述基底部上的注入深度。
16.在本公开的一些实施例中，上述步骤自上述n+型源层向上述n-型sic外延层刻蚀形成上述主沟槽中，还包括：上述主沟槽将上述n
‑‑
型外延层和上述n+型源层分别分割成相同两部分。
17.在本公开的一些实施例中，在上述步骤在上述n
‑‑
型外延层的两侧上淀积注入掩蔽层，通过光刻获得p型注入层注入图形，进行离子注入，形成上述p型注入层中，注入离子为b或al，注入掺杂浓度范围为1e+15-1e+19cm-3；在上述步骤在上述n
‑‑
型外延层和上述p型注入层上淀积注入掩蔽层，通过光刻获得n+型源层注入图形，进行离子注入，形成上述n+型源层中注入的离子为n或p；在上述步骤在上述p型注入层上淀积注入掩蔽层，通过光刻获得p+型欧姆接触层注入图形，进行离子注入，形成上述p+型欧姆接触层中注入离子为b或al。
18.在本公开的一些实施例中，根据预设阈值电压设置上述n
‑‑
型外延层和上述p型注入层的掺杂浓度，上述p型注入层的掺杂浓度高于上述n
‑‑
型外延层的掺杂浓度，进而使实际阈值电压在预设阈值电压内。
19.(三)有益效果
20.基于上述技术方案，本公开相较于现有技术至少具有以下有益效果的其中之一或
其中一部分：
21.1、本公开通过改变p型注入层的掺杂浓度以及n
‑‑
型外延层的掺杂浓度与横向宽度，可以在较宽范围内调节器件阈值电压。
22.2、本公开在正向导通工作状态下，沟道电子产生于低掺杂浓度的n
‑‑
型外延层而非高掺杂浓度的p型注入层，从而减小电离杂质对沟道电子的散射作用，提高沟道电子迁移率。
23.3、本公开提供的基于sic沟槽nmosfet结构的nmosfet器件通过使p型注入层的注入深度大于主沟槽刻蚀深度，可以有效抑制沟槽底部栅氧化层最大电场，提升器件栅氧可靠性。
24.4、本公开提供的sic沟槽nmosfet器件，具有更低的驱动损耗、更低的正向导通电阻以及通态功率损耗。
25.5、本公开提供的沟槽nmosfet结构的制备方法无特殊复杂工序，与现有sic nmosfet器件制造工艺兼容。
附图说明
26.图1为本公开实施例提供的一种sic沟槽nmosfet结构的整体设计图；
27.图2为本公开实施例提供的一种沟槽nmosfet器件的整体设计图；
28.图3为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤a实施后的沟槽nmosfet器件的结构示意图；
29.图4为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤b实施后的沟槽nmosfet器件的结构示意图；
30.图5为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤c实施后的沟槽nmosfet器件的结构示意图；
31.图6为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤d实施后的沟槽nmosfet器件的结构示意图；
32.图7为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤e实施后的沟槽nmosfet器件的结构示意图；
33.图8为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤f实施后的沟槽nmosfet器件的结构示意图；
34.图9为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤g实施后的沟槽nmosfet器件的结构示意图；
35.图10为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤h实施后的沟槽nmosfet器件的结构示意图；
36.图11为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤i实施后的沟槽nmosfet器件的结构示意图；
37.图12为本公开实施例提供的一种沟槽nmosfet器件的制备方法中步骤j实施后的沟槽nmosfet器件的结构示意图；
38.图13为传统的沟槽nmosfet器件结构示意图。
39.【附图标记说明】
40.1：漏极电极
41.2：n++型sic衬底
42.3：n+型sic缓冲层
43.4：n-型sic外延层，
44.5：p型注入层
45.6：p型注入层
46.7：n
‑‑
型外延层
47.8：n
‑‑
型外延层
48.9：沟槽栅介质
49.10：n+型源层
50.11：n+型源层
51.12：p+型欧姆接触层
52.13：p+型欧姆接触层
53.14：源极电极
54.15：沟槽栅电极
55.16：sic主沟槽
56.17：栅源电极隔离介质
57.20：掩膜层
58.21：基底部
具体实施方式
59.为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
60.本公开某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本公开的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本公开满足适用的法律要求。
61.作为本公开的一个方面，提供了一种沟槽nmosfet结构，图1示意性示出了本公开实施例的沟槽nmosfet结构的整体设计图。
62.如图1所示，该沟槽nmosfet结构包括基底部21、主沟槽16、n
‑‑
型外延层7、n
‑‑
型外延层8、p型注入层5、p型注入层6、n+型源层10、n+型源层11、p+型欧姆接触层12和p+型欧姆接触层13。
63.根据本公开的实施例，基底部21自下而上依次生长包括：n++型sic衬底2、n+型sic缓冲层3、n-型sic外延层4。
64.根据本公开的实施例，主沟槽16刻蚀于基底部21的n-型sic外延层4上，主沟槽16的侧壁为sic{11-20}晶面系，主沟槽16底部为平面，且平行于sic(0001)晶面。
65.根据本公开的实施例，n
‑‑
型外延层7和n
‑‑
型外延层8形成于基底部21的n-型sic外延层4上，并位于主沟槽16两侧，n
‑‑
型外延层7和n
‑‑
型外延层8的宽度范围为0.1-1μm，外延掺杂浓度范围为1e+13-1e+17cm-3
。
66.根据本公开的实施例，p型注入层5和p型注入层6，形成于基底部21的n-型sic外延
层4上，并位于n
‑‑
型外延层7和n
‑‑
型外延层8两侧；p型注入层5和p型注入层6在基底部21上的注入深度大于主沟槽16在基底部21上的刻蚀深度。
67.根据本公开的实施例，n+型源层10和n+型源层11位于主沟槽16两侧。n+型源层10形成于p型注入层5和n
‑‑
型外延层7。n+型源层11形成于p型注入层6和n
‑‑
型外延层8上。
68.根据本公开的实施例，p+型欧姆接触层12和p+型欧姆接触层13，分别形成于p型注入层5和p型注入层6上，并分别位于n+型源10和n+型源层11层两侧。
69.作为本公开的另一个方面，还提供一种基于沟槽nmosfet结构的nmosfet器件，图2示意性示出了本公开实施例的沟槽nmosfet器件的整体设计图。
70.如图2所示，该沟槽nmosfet器件包括：n++型sic衬底2、n+型sic缓冲层3、n-型sic外延层4、主沟槽16、n
‑‑
型外延层7、n
‑‑
型外延层8、p型注入层5、p型注入层6、n+型源层10、n+型源层11、p+型欧姆接触层12和p+型欧姆接触层13、沟槽栅介质9、沟槽栅电极15、栅源电极隔离介质17、源极电极14和漏极电极1。
71.根据本公开的实施例，n+型sic缓冲层3形成于n++型sic衬底2上；n-型sic外延层4形成于n+型sic缓冲层3上。
72.根据本公开的实施例，主沟槽16刻蚀于基底部21的n-型sic外延层4上，主沟槽16的侧壁为sic{11-20}晶面系，主沟槽16底部为平面，且平行于sic(0001)晶面。
73.根据本公开的实施例，n
‑‑
型外延层7和n
‑‑
型外延层8，形成于n-型sic外延层4上，并位于主沟槽16两侧，n
‑‑
型外延层7和n
‑‑
型外延层8的宽度范围为0.1-1μm，外延掺杂浓度范围为1e+13-1e+17cm-3
。
74.根据本公开的实施例，p型注入层5和p型注入层6，形成于基底部21的n-型sic外延层4上，并位于n
‑‑
型外延层7和n
‑‑
型外延层8两侧；p型注入层5和p型注入层6在基底部21上的注入深度大于主沟槽16在基底部21上的刻蚀深度。
75.根据本公开的实施例，n+型源层10和n+型源层11位于主沟槽16两侧。n+型源层10形成于p型注入层5和n
‑‑
型外延层7。n+型源层11形成于p型注入层6和n
‑‑
型外延层8上。
76.根据本公开的实施例，p+型欧姆接触层12和p+型欧姆接触层13，分别形成于p型注入层5和p型注入层6上，并分别位于n+型源10和n+型源层11层两侧。
77.根据本公开的实施例，沟槽栅介质9形成于主沟槽16上，沟槽栅电极15形成于沟槽栅介质9上，并充满主沟槽16，栅源电极隔离介质17形成于沟槽栅电极15、n+型源层10和n+型源层11上，源极电极14形成于栅源电极隔离介质17、p+型欧姆接触层12、p+型欧姆接触层13、n+型源层10和n+型源层11上，漏极电极1形成于n++型sic衬底2上，且与n+型sic缓冲层3相背。
78.根据本公开的实施例，源极电极14的金属为al、ti、ni、ta、w或其多种混合物；漏极电极1的金属为al、ti、ni、ta、w、tin、tic、tiw或其多种混合物。
79.作为本公开的另一个方面，还提供了一种沟槽nmosfet器件的制备方法，图3至图12示意性示出了本公开实施例的沟槽nmosfet器件的制备方法。
80.如图3至图12所示，该沟槽nmosfet器件的制备方法包括：
81.步骤a：采用外延工艺，在n++型sic衬底2上自下而上依次制作n+型sic缓冲层3、n-型sic外延层4、n
‑‑
型外延层；如图3所示。
82.步骤b：在n
‑‑
型外延层的上，淀积注入掩蔽层20，通过光刻获得p型注入层注入图
形，进行离子注入，形成p型注入层5和p型注入层6，注入离子为b或al，注入掺杂浓度范围为1e+15-1e+19cm-3；如图4所示。
83.步骤c：在n
‑‑
型外延层、p型注入层5和p型注入层6上淀积注入掩蔽层20，通过光刻获得n+型源层注入图形，进行离子注入，形成n+型源层，注入的离子为n或p；如图5所示。
84.步骤d：在p型注入层5和p型注入层6上淀积注入掩蔽层20，通过光刻获得p+型欧姆接触层注入图形，进行离子注入，形成p+型欧姆接触层12和p+型欧姆接触层13，注入的离子为b或a1，p+型欧姆接触层12和p+型欧姆接触层13具有相同纵向厚度、横向宽度、掺杂浓度、以及掺杂类型；如图6所示。
85.步骤e：在n+型源层上淀积刻蚀掩蔽层，通过光刻获得沟槽刻蚀掩膜图形，自n+型源层向n-型sic外延层4刻蚀形成主沟槽16，主沟槽16的刻蚀深度小于p型注入层5和p型注入层6在n-型sic外延层4上的注入深度，且主沟槽16将n
‑‑
型外延层和n+型源层分别分割成相同的两部分，形成n+型源层10、n+型源层11、n
‑‑
型外延层7和n
‑‑
型外延层8；如图7所示。
86.步骤f：在主沟槽16上，利用干氧氧化技术生成栅极氧化层，随后在含氮气氛中退火，得到沟槽栅介质9，其中，干氧氧化温度范围为1100-1300℃，含氮气氛可以是no、n2o、no2、nh3中的一种气体或多种气体的组合；如图8所示。
87.步骤g：在沟槽栅介质9上，淀积多晶硅，进行离子注入并退火，对多晶硅进行图形化刻蚀，得到沟槽栅电极15；如图9所示。
88.步骤h：在沟槽栅电极15、n+型源层10和n+型源层11上，淀积栅源极隔离介质二氧化硅，对二氧化硅进行图形化刻蚀，得到栅源极隔离介质17；如图10所示。
89.步骤i：在栅源电极隔离介质17、p+型欧姆接触层12、p+型欧姆接触层13、n+型源层10和n+型源层11上，淀积源极金属，进行退火，之后进行金属增厚，得到源极电极14，其中，源极金属为al、ti、ni、ta、w或其多种混合物，退火方式为快速热退火或激光退火；如图11所示。
90.步骤j：在n++型sic衬底2底部，淀积漏极金属，进行退火，之后进行金属加厚，得到漏极电极1，其中，漏极金属为al、ti、ni、ta、w、tin、tic、tiw或其多种混合物，退火方式为快速热退火或激光退火；如图12所示。
91.根据本公开的实施例，被主沟槽16分割后的n
‑‑
型外延层7与n
‑‑
型外延层8具有相同纵向厚度、横向宽度、掺杂浓度、以及掺杂类型，n
‑‑
型外延层7和n
‑‑
型外延层8的宽度范围为0.1-1μm，外延掺杂浓度范围为1e+13-1e+17cm-3；形成n+型源层10与n+型源层11具有相同纵向厚度、横向宽度、掺杂浓度、以及掺杂类型。
92.根据本公开的实施例，其中，根据预设阈值电压设置n
‑‑
型外延层和p型注入层的掺杂浓度，根据n
‑‑
型外延层和p型注入层的掺杂浓度进行离子注入，形成n
‑‑
型外延层和p型注入层；其中，p型注入层的掺杂浓度高于n
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型外延层的掺杂浓度，n
‑‑
型外延层和p型注入层形成pn结内建电场，在n
‑‑
型外延层和p型注入层之间产生耗尽区，使p型注入层内可移动电荷向n
‑‑
型外延层移动并与n
‑‑
型外延层内的可移动电荷产生中和，直至趋于稳定状态。基于n
‑‑
型外延层和p型注入层的掺杂浓度关系，保证在稳定之后，p型注入层将n
‑‑
型外延层完全耗尽，在器件达到阈值反型点时的外加正向栅极电压将降低，意味着可以实现比现有sic沟槽nmosfet器件更低的阈值电压。
93.根据本公开的实施例，给器件施加较低的正向栅极电压信号时，沟道电子产生于
低掺杂浓度的n
‑‑
型外延区中而非高掺杂的p型注入区中，进而实现降低阈值电压。
94.根据本公开的实施例，n
‑‑
型外延层7与n
‑‑
型外延层8的横向宽度为0.5μm，掺杂浓度为2e+15cm-3。确保了p型注入层5与n
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型外延层7形成的pn结内建电场n
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型外延层7完全耗尽，以及依靠p型注入层6与n
‑‑
型外延层8形成的pn结内建电场将n
‑‑
型外延层8完全耗尽。在1到2v的正向栅极电压偏置下器件开启，而相同尺寸下，传统sic沟槽nmosfet器件(如图13所示)，的正向开启阈值电压为2到5v。
95.至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。
96.还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
97.并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
98.除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到“约”的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中
±
10％的变化、在一些实施例中
±
5％的变化、在一些实施例中
±
1％的变化、在一些实施例中
±
0.5％的变化。
99.再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
100.说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚层分。
101.此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
102.本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。并且，在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬
件项来具体体现。
103.类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
104.以上的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

技术特征：
1.一种沟槽nmosfet结构，包括：基底部；主沟槽，刻蚀于所述基底部上；n
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型外延层，形成于所述基底部上，并位于所述主沟槽两侧；p型注入层，形成于所述基底部上，并位于所述n
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型外延层两侧；所述p型注入层在所述基底部上的注入深度大于所述主沟槽所述基底部上的刻蚀深度；n+型源层，形成于所述p型注入层和所述n
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型外延层上，并位于所述主沟槽两侧；以及p+型欧姆接触层，形成于所述p型注入层上，并位于所述n+型源层两侧。2.根据权利要求1所述的一种沟槽nmosfet结构，其中，所述n
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型外延层的宽度范围为0.1-1μm，外延掺杂浓度范围为1e+13-1e+17cm-3。3.根据权利要求1所述的一种沟槽nmosfet结构，其中，所述基底部包括：n++型sic衬底；n+型sic缓冲层，形成于所述n++型sic衬底上；以及n-型sic外延层，形成于所述n+型sic缓冲层上，所述主沟槽刻蚀于所述n-型sic外延层上，所述n
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型外延层和所述p型注入层均形成于所述n-型sic外延层上。4.根据权利要求1所述的一种nmosfet结构，其中，所述主沟槽的侧壁为sic{11-20}晶面系，所述主沟槽底部为平面，且平行于sic(0001)晶面。5.一种nmosfet器件，包括：如权利要求1至4中任一项所述的沟槽nmosfet结构；沟槽栅介质，形成于所述主沟槽上；沟槽栅电极，形成于所述沟槽栅介质上，并充满所述主沟槽；栅源电极隔离介质，形成于所述沟槽栅电极和所述n+型源层上；源极电极，形成于所述栅源电极隔离介质、所述p+型欧姆接触层和所述n+型源层上；以及漏极电极，形成于所述n++型sic衬底上，且与所述n+型sic缓冲层相背。6.根据权利要求5所述的一种nmosfet器件，其中：所述源极电极的金属为al、ti、ni、ta、w或其多种混合物；所述漏极电极的金属为al、ti、ni、ta、w、tin、tic、tiw或其多种混合物。7.一种如权利要求1至4中任一项所述的沟槽nmosfet结构的制备方法，包括：在所述基底部上生长所述n
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型外延层；在所述n
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型外延层上淀积注入掩蔽层，通过光刻获得p型注入层注入图形，进行离子注入，形成所述p型注入层；在所述n
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型外延层和所述p型注入层上淀积注入掩蔽层，通过光刻获得n+型源层注入图形，进行离子注入，形成所述n+型源层；在所述p型注入层上淀积注入掩蔽层，通过光刻获得p+型欧姆接触层注入图形，进行离子注入，形成所述p+型欧姆接触层；以及在所述n+型源层上淀积刻蚀掩蔽层，通过光刻获得沟槽刻蚀掩膜图形，自所述n+型源层向所述n-型sic外延层刻蚀形成所述主沟槽；所述主沟槽的刻蚀深度小于所述p型注入层在所述基底部上的注入深度。
8.根据权利要求7所述的制备方法，其中，所述步骤自所述n+型源层向所述n-型sic外延层刻蚀形成所述主沟槽中，还包括：所述主沟槽将所述n
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型外延层和所述n+型源层分别分割成相同两部分。9.根据权利要求7所述的制备方法，其中，在所述步骤在所述n
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型外延层的两侧上淀积注入掩蔽层，通过光刻获得p型注入层注入图形，进行离子注入，形成所述p型注入层中，注入离子为b或al，注入掺杂浓度范围为1e+15-1e+19cm-3；在所述步骤在所述n
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型外延层和所述p型注入层上淀积注入掩蔽层，通过光刻获得n+型源层注入图形，进行离子注入，形成所述n+型源层中注入的离子为n或p；在所述步骤在所述p型注入层上淀积注入掩蔽层，通过光刻获得p+型欧姆接触层注入图形，进行离子注入，形成所述p+型欧姆接触层中注入离子为b或al。10.根据权利要求7所述的制备方法，其中，根据预设阈值电压设置所述n
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型外延层和所述p型注入层的掺杂浓度，所述p型注入层的掺杂浓度高于所述n
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型外延层的掺杂浓度，进而使实际阈值电压在预设阈值电压内。

技术总结
本公开提供了一种沟槽NMOSFET结构及其制备方法、NMOSFET器件，其该沟槽NMOSFET结构包括：基底部；主沟槽，刻蚀于基底部上；N


技术研发人员：郭志煜 武靖敏 胥鹏飞 王风旋 杨香 樊中朝 何志 杨富华
受保护的技术使用者：中国科学院半导体研究所
技术研发日：2021.12.30
技术公布日：2023/7/13