集成电路中减少测试电路面积的方法、设备及存储介质与流程

1.本发明涉及芯片测试技术领域，尤其涉及一种集成电路中减少测试电路面积的方法、设备及存储介质。


背景技术：

2.集成电路的面积大小是集成电路设计中一项非常重要的设计指标，集成电路是在晶圆表面加工出来的，集成电路面积越小，在同样大小的晶圆上可生产的集成电路数量也就越多，单个集成电路的成本也就越低。
3.可测试性设计(design for testability,dft)是一种集成电路设计技术，其原理是将一些特殊结构在设计阶段植入电路，以便设计完成后进行测试。电路测试有时并不容易，这是因为电路的许多内部节点信号在外部难以控制和观测。通过添加可测试性设计结构，例如扫描链等，内部信号可以暴露给电路外部。总之，在设计阶段添加这些结构虽然增加了电路的复杂程度，看似增加了成本，但是往往能够在测试阶段节约更多的时间和金钱。内建自测试(英语：built-in self-test,bist)是可测试性设计的一种实现技术。mbist是存储器build-in-self test的缩写，意为存储器内建自测试。“内建”的含义是指针对存储器的测试向量由内建的存储器测试逻辑自动产生，而非外部测试机台(ate：auto-test-equipment)生成。
4.在集成电路中存储器往往占据很大的面积，针对存储器的测试电路也相应占据了不小的面积，在一些情况下，测试电路面积能占集成电路总面积的20％至30％，会显著增加集成电路的生产成本。因此，本技术提出了一种集成电路中减少测试电路面积的方法、设备及存储介质。


技术实现要素：

5.本发明的目的在于提供一种集成电路中减少测试电路面积的方法、设备及存储介质，以解决目前的集成电路中测试电路的面积大的问题。
6.为实现上述目的，本发明提供如下技术方案：
7.一种集成电路中减少测试电路面积的方法，所述方法包括以下步骤：
8.步骤s100、获取集成电路信息；
9.步骤s200、扫描整个电路，提取电路中的存储器相关信息，包括存储器型号、数量、大小和路径，并写入中间文件；
10.步骤s300、读取中间文件，对相同型号的存储器按照数量均分成两组，删除同一型号的存储器中其他的分组以使得同一型号的存储器仅保留一个分组；
11.步骤s400、读取网表、修改后的中间文件和库文件，根据修改后的相关信息生成对应的测试电路，并将测试电路插入集成电路中，其中，被删除分组中的存储器未被测试电路覆盖；
12.步骤s500、利用数据选择器将被删除分组中的存储器接入测试电路，用模式信号b
来控制数据选择器。
13.进一步的，步骤s300中，当存储器无法均分时，同型号的存储器两组内存储器数量的差值不超过1。
14.进一步的，当存储器的数量无法均分时，分组数量少的一组存储器借用相邻分组的存储器以使得不同组的同型号的存储器数量相同。
15.进一步的，不同分组的存储器交错排布。
16.进一步的，还包括以下步骤：
17.步骤s600、生成新的网表，测试验证网表的功能，确保所有存储器都可以被测试电路测试到；
18.步骤s700、提交测试通过后的新的网表。
19.本发明还公开了一种设备，所述电子设备包括存储器，所述存储器在执行存储器中存储的计算机程序时实现上述任意一项所述的集成电路中减少测试电路面积的方法。
20.本发明还公开了一种存储介质，存储有计算机程序，所述计算机程序被存储器执行时，使得所述存储器在运行计算机程序时实现上述任意一项所述的集成电路中减少测试电路面积的方法。：
21.综上所述，本发明与现有技术相比具有以下有益效果：
22.本发明实施例公开的集成电路中减少测试电路面积的方法，通过将存储器分组，以数据选择器选择不同的分组进行多次测试，以测试流程的增长和测试时间的增加为代价，显著减少了测试电路所占面积，进而缩小集成电路的总面积，降低集成电路的生产成本。
附图说明
23.图1为现有技术中集成电路中测试电路生成方法的流程示意图。
24.图2为本发明实施例公开的集成电路中减少测试电路面积的方法的示意图。
25.图3为现有技术中存储器周边测试电路结构示意图。
26.图4是实施例2中的存储器周边测试电路结构示意图。
27.图5是实施例3中存储器周边测试电路结构示意图。
28.图6是实施例3中存储器周边测试电路结构示意图。
具体实施方式
29.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
30.在说明本方法前，先说明目前的集成电路中测试电路的生成方法，如图1所示，现有技术的集成电路中测试电路的生成方法包括以下步骤：
31.步骤a1：设计工具读取综合产生的网表，根据网表信息生成电路信息等；
32.步骤a2：扫描整个电路，提取电路中的存储器相关信息参数，包括存储器型号、数量、大小和路径等，并写入中间文件；
33.步骤a3：设计工具读取网表、中间文件和库文件，根据相关信息生成对应的测试电路插入整个电路中，每一个存储器都被测试电路覆盖；
34.步骤a4：生成新的网表，做仿真等测试验证网表的功能；
35.步骤a5：测试通过后将新网表提交给下一位工程师。
36.如图3所示，集成电路中存在n个存储器，则需要生成n个输入和输出接口模块，增加了测试电路的面积。
37.实施例1
38.如图2所示，本发明的一个实施例提供的一种集成电路中减少测试电路面积的方法，所述方法包括以下步骤：
39.步骤s100、获取集成电路信息；
40.具体的，采用设计工具读取综合产生的网表，根据网表信息生成电路信息，所述设计工具为集成电路设计工具，如tanner集成电路设计软件，所述网表是信息化系统制作工具，能解决管理中遇到的系统问题，让使用者根据实际管理需要，快速构建适应变化的各类信息化系统，网表能做出的信息化系统，不仅局限于财务管理、采购管理、销售管理、进销存、oa办公、erp企业资源计划、hr人力资源管理、crm客户管理、固定资产管理、项目管理、html5应用等领域的系统，还能无缝集成软件系统；
41.在生产过程中，网表是一种管理系统中应用的表格，用于存储信息，设计工具与管理系统之间存在端口，使得工程师可以通过设计工具访问网表，从而获取网表内存储的集成电路信息。
42.步骤s200、扫描整个电路，提取电路中的存储器相关信息，包括存储器型号、数量、大小和路径，并写入中间文件；
43.工程师通过设计工具扫描集成电路，提取集成电路中的存储器相关信息，其中，存储器相关信息包括存储器型号、存储器数量、存储器大小以及存储器的通讯路径，然后通过设计工具将获取的存储器相关信息写入中间文件，其中，所述中间文件为用于工程师之间流转的文件，例如tanner集成电路设计软件生成的后缀为.drf的文件，该文件用于存储和流转存储器相关信息；
44.在本步骤中，还可以通过编译插件自动提取信息和写入中间文件，在本步骤中，该插件定义为第一插件，所述第一插件调取设计工具，然后通过设计工具提取储器相关信息，再通过设计工具将存储器相关信息写入中间文件。
45.步骤s300、读取中间文件，对相同型号的存储器按照数量均分成两组，删除同一型号的存储器中其他的分组以使得同一型号的存储器仅保留一个分组；
46.工程师通过设计软件读取中间文件，对相同型号的存储器按照数量均分成两组，删除同一型号的存储器中其他的分组以使得同一类型的存储器仅保留一个分组；
47.具体的，若a型存储器具有m个，b型存储器具有n个对存储器分组时，分组时，a型存储器均分成两组，则每组a型存储器具有m/2个，b型存储器均分成两组，则每组a型存储器具有n/2个，分组完成后，删除分组，使得a型存储器仅保留一组，b型存储器仅保留一组，此时，中间文件内保留有m/2+n/2数量的存储器；
48.需要说明的是，由于存储器为整体，存在无法均分的情况，则分组时，同型号的存储器内两组数量的差值不超过1；示例性的，当a型存储器具有7个时，需要将a型存储器分成
3组，则按照4+3的形式分组，即其中一组的数量为4个，另一组的数量为3个；
49.需要说明的是，在本步骤中，对存储器分组以及删除一个分组的操作还可以通过编译的插件进行，该插件定义为第二插件，在第二插件中设置分组的原则(按照存储器的型号和数量分组)，然后在第二插件中设置删除分组的原则，第一插件或工程师将中间文件输入第二插件中即可完成存储器的分组和删除。
50.步骤s400、读取网表、修改后的中间文件和库文件，根据修改后的相关信息生成对应的测试电路，并将测试电路插入集成电路中，其中，被删除分组中的存储器未被测试电路覆盖；
51.具体的，通过设计工具读取网表、修改后的中间文件和库文件，根据修改后的中间文件内存储的存储器相关信息生成测试电路，然后将修改后的测试电路插入集成电路内，检查插入测试电路后的集成电路，确定被删除分组中的存储器未被测试电路覆盖；
52.在本实施例中，生成测试电路以及插入测试电路的方法都是基于设计工具，不同的设计工具的操作方式不同，且生成方式和插入方式均为现有技术，本领域技术人员可以根据不同的设计工具进行不同的操作；
53.在本实施例中，所述库文件是设计工具内用于方便用户进行电路设计的文件，其存储有原理图符号、pcb封装信息、元器件描述信息等。
54.步骤s500、使用数据选择器将被删除分组中的存储器与已接入测试电路的同型号存储器并联，自建模式信号b控制数据选择器选择不同组的存储器接通测试电路；
55.具体的，在被删除分组的存储器通过数据选择器介入测试电路，在测试时，通过数据选择器选择不同的分组电路；
56.优选的，当存储器的数量无法均分时，分组数量少的一组存储器借用相邻分组的存储器以使得不同组的同型号的存储器数量相同；
57.示例性的，第一分组中有两个a型存储器和三个b型存储器，而第二分组中有一个a型存储器和三个b型存储器，则数据选择器在讲第二分组接入测试电路时，连接第一分组中的一个a型存储器，使得测试第二分组时，同时测试第一分组中的一个a型存储器和第二分组中的a型存储器，以使得数据存储器接入不同的分组时，连接的存储器数量和型号均相同；
58.在实施例中，所述自建模式信号b是用于区别现有技术中的测试电路时的模式信号，其根据组内存储器类型和数量选择的信号模式，。
59.优选的，不同分组的存储器交错排布，即连接同一个数据选择器的存储器要相邻摆放，能够有效的简化测试电路，减少不必要的长链电路，示例性的，第一分组中的存储器编号为001和002，第二分组中的存储器为003和004，在测试第一分组时，001连接数据选择器的01端口，002连接数据选择器的02端口，测试第二分组时，003连接数据选择器的01端口，004连接数据选择器的02端口，则设计集成电路时，存储器的排列顺序为，存储器001-存储器003-存储器002-存储器004；
60.要做到这一点，需要与布局工程师配合，或是把应该摆放在一起的存储器列表交于布局工程师让他按照列表摆放存储器，或是从布局工程师那里得到存储器布局图再按照布局图划分分组插入数据选择器。
61.步骤s600、生成新的网表，测试验证网表的功能，确保所有存储器都可以被测试电
路测试到；
62.具体的，将测试电路、数据选择器以及集成电路信息组成形成新的网表，使用测试工具测试网表，使得每个存储器均能够被测试电路测试到，若存在遗漏，则按照步骤300至步骤500的方式重新生成测试电路；
63.在本实施例中，测试网表的方式为现有技术；
64.在测试时，测试结果会显示测到的存储器，通过测试工具测试网表时，查看测试结果，并进行反复测试，保证每个存储器都很能够被测试到。
65.步骤s700、提交测试通过后的新的网表；
66.具体的，将测试通过的新的网表提交给下一个工程师或提交到办公系统内。
67.本发明实施例公开的集成电路中减少测试电路面积的方法，通过将存储器分组，以数据选择器选择不同的分组进行多次测试，以测试流程的增长和测试时间的增加为代价，显著减少了测试电路所占面积，进而缩小集成电路的总面积，降低集成电路的生产成本。
68.实施例2
69.本实施例通过具体的实施方式，对实施例1所述的集成电路中减少测试电路面积的方法进行说明。
70.图4，在该实施例中，通过设计工具读取的存储器相关信息为：存储器总数为偶数(用2n表示)、所有存储器型号相同(用a型指代)。
71.如图4所示，所有存储器被分为数量相同的两组，用数字1和数字2来标注，每组内有n个a型存储器。
72.若按照现有技术的测试方法，则会生成针对2n个存储器的内建自测试电路模块以及每个存储器对应的输入输出模块；
73.通过实施例1所述的集成电路中减少测试电路面积的方法，设计工具识别1组内包含的n个存储器，生成针对n个存储器的内建自测试电路模块，且只有1组内的存储器有输入输出模块，2组的存储器没有，使用输入输出数据选择器将2组中的存储器接入测试电路中，形成两个同型号存储器共用一个测试链的电路结构；
74.输出数据选择器包括一个数据输入接口、一个选择信号输入接口和两个数据输出接口，若选择信号值为0则输入数据从0端数据输出接口输出，选择信号值为1则输入数据从1端数据输出接口输出；输入数据选择器包括两个数据输入接口、一个选择信号输入接口和一个数据输出接口，选择信号值为0则来自0端数据输入接口的数据可以从数据输出接口输出，选择信号值为1则来自1端数据输入接口的数据可以从数据输出接口输出；
75.在存储器的输入端使用输出数据选择器，在存储器的输出端使用输入数据选择器，将模式信号b连接数据选择器的选择信号输入接口，使模式信号b值为0时，数据经过1组的存储器，模式信号b值为1时，数据经过2组的存储器。
76.由于同型号的存储器在接口数量、接口名称、数据类型和测试向量上都相同，因此，可以通过实施例1所述的集成电路中减少测试电路面积的方法减小测试电路面积。
77.需要说明的是，1组和2组中的的存储器应交错排布，即连接同一个数据选择器的存储器要相邻摆放，这样才不会让线路复杂化，减少不必要的长链电路，要做到这一点，需要与布局工程师配合，或是把应该摆放在一起的存储器列表交于布局工程师，由布局工程
师按照列表摆放存储器，或是从布局工程师处得到存储器布局图，再按照布局图划分分组后插入数据选择器。
78.实施例3
79.如图5所示，通过设计工具读取的存储器相关信息为：存储器总数为奇数(用2n+1表示)、所有存储器型号相同(用a型指代)。
80.如图5所示，所有存储器被分为两组，用数字1和数字2来标注，1组内有n+1个a型存储器，2组内有n个a型存储器。
81.若按照现有技术的测试方法，会生成针对2n+1个存储器的内建自测试电路模块以及每个存储器对应的输入输出模块；
82.基于实施例1所述的集成电路中减少测试电路面积的方法，设计工具只识别1组内包含的n+1个存储器，生成针对n+1个存储器的内建自测试电路模块，且只有1组内的存储器有输入输出模块，2组的存储器没有。
83.通过实施例1所述的集成电路中减少测试电路面积的方法，需要使用输入输出数据选择器将2组中的存储器接入测试电路，形成两个同型号存储器共用一个测试链的电路结构。
84.在存储器的输入端使用输出数据选择器，在存储器的输出端使用输入数据选择器，将模式信号b连接数据选择器的选择信号输入接口，使模式信号b值为0时，数据经过1组的存储器，模式信号b值为1时，数据经过2组的存储器；
85.需要说明的是，因为存储器总数为奇数，1组中会有一个存储器不会与2组存储器共用测试链，因为内建自测试电路模块是针对n+1个存储器的，若测试的存储器数量与n+1不符，测试结果会显示错误，所以1组中多出来的存储器在测试2组存储器时也会参与测试，即会被测试两次，以避免测试电路报错。
86.实施例4
87.图6是根据本实用新型实施例4的存储器周边测试电路结构示意图，通过设计工具读取的存储器相关信息为：存储器总数为奇数(用2n+1表示)、有两种型号的存储器(分别用a型b型指代，其中a型总数为偶数2n，b型只有一个)。
88.如图6所示，所有a型存储器被分为数量相同的两组，用数字1和数字2来标注，每组内有n个a型存储器，b型存储器不参与分组，设计工具正常识别。
89.若按照现有技术的测试方法，会生成针对2n+1个存储器的内建自测试电路模块，以及每个存储器对应的输入输出模块；
90.基于实施例1所述的集成电路中减少测试电路面积的方法，设计工具只能识别1组包含的n个a型存储器和一个b型存储器，共n+1个，生成针对n+1个存储器的内建自测试电路模块，且只有1组内的a型存储器以及b型存储器有输入输出模块，2组的存储器没有。
91.使用输入输出数据选择器将2组中的a型存储器接入测试电路，形成两个同型号存储器共用一个测试链的电路结构。在存储器的输入端使用输出数据选择器，输出端使用输入数据选择器，将模式信号b连接数据选择器的选择信号输入接口，使模式信号b值为0时，数据经过1组的存储器，模式信号b值为1时，数据经过2组的存储器；
92.需要说明的是，因为b型存储器与a型存储器型号不同，接口数量、接口名称和测试向量均不能保证一致，所以不能与a型存储器共用测试链，因为内建自测试电路模块是针对
n+1个存储器的，若测试的存储器数量与n+1不符，测试结果会显示错误，所以b型存储器在测试2组a型存储器时也会参与测试，即会被测试两次，以避免测试电路报错。
93.实施例5
94.本发明还公开了一种设备，所述电子设备包括存储器，所述存储器在执行存储器中存储的计算机程序时实现如实施例1所述的集成电路中减少测试电路面积的方法。
95.实施例6
96.本发明还公开了一种存储介质，存储有计算机程序，所述计算机程序被存储器执行时，使得所述存储器在运行计算机程序时实现如实施例1所述的集成电路中减少测试电路面积的方法。
97.在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
98.所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
99.另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
100.在本发明实施例的一个典型的配置中，电子设备包括一个或多个存储器(cpu)、输入/输出接口、网络接口和内存。
101.内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(ram)和/或非易失性内存等形式，如只读存储器(rom)或闪存(flash-ram)。内存是计算机可读介质的示例。
102.可读存储介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。
103.电子设备的存储介质的例子包括，但不限于相变内存(pram)、静态随机存取存储器(sram)、动态随机存取存储器(dram)、其他类型的随机存取存储器(ram)、只读存储器(rom)、电可擦除可编程只读存储器(eeprom)、快闪记忆体或其他内存技术、只读光盘只读存储器(cd-rom)、数字多功能光盘(dvd)或其他光学存储、磁盒式磁带，磁带磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括非暂存电脑可读媒体(transitory-media)，如调制的数据信号和载波。
104.本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上
述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

技术特征：
1.一种集成电路中减少测试电路面积的方法，其特征在于，所述方法包括以下步骤：步骤s100、获取集成电路信息；步骤s200、扫描整个电路，提取电路中的存储器相关信息，包括存储器型号、数量、大小和路径，并写入中间文件；步骤s300、读取中间文件，对相同型号的存储器按照数量均分成两组，删除同一型号的存储器中其他的分组以使得同一型号的存储器仅保留一个分组；步骤s400、读取网表、修改后的中间文件和库文件，根据修改后的相关信息生成对应的测试电路，并将测试电路插入集成电路中，其中，被删除分组中的存储器未被测试电路覆盖；步骤s500、利用数据选择器将被删除分组中的存储器接入测试电路，用模式信号b来控制数据选择器。2.根据权利要求1所述的集成电路中减少测试电路面积的方法，其特征在于，步骤s300中，当存储器无法均分时，同型号的存储器两组内存储器数量的差值不超过1。3.根据权利要求2所述的集成电路中减少测试电路面积的方法，其特征在于，当存储器的数量无法均分时，分组数量少的一组存储器借用相邻分组的存储器以使得不同组的同型号的存储器数量相同。4.根据权利要求1所述的集成电路中减少测试电路面积的方法，其特征在于，不同分组的存储器交错排布。5.根据权利要求1所述的集成电路中减少测试电路面积的方法，其特征在于，还包括以下步骤：步骤s600、生成新的网表，测试验证网表的功能，确保所有存储器都可以被测试电路测试到；步骤s700、提交测试通过后的新的网表。6.一种设备，所述电子设备包括存储器，其特征在于，所述存储器在执行存储器中存储的计算机程序时实现如权利要求1-7任意一项所述的集成电路中减少测试电路面积的方法。7.一种存储介质，存储有计算机程序，其特征在于，所述计算机程序被存储器执行时，使得所述存储器在运行计算机程序时实现如权利要求1-7任意一项所述的集成电路中减少测试电路面积的方法。

技术总结
本发明涉及芯片测试技术领域，具体提供了一种集成电路中减少测试电路面积的方法、电子设备及存储介质，所述方法包括：获取集成电路信息；提取电路中的存储器相关信息，包括存储器型号、数量、大小和路径，并写入中间文件；读取中间文件，对相同型号的存储器按照数量均分成两组，删除同一型号的存储器中其他的分组以使得同一型号的存储器仅保留一个分组；读取网表、修改后的中间文件和库文件，根据修改后的相关信息生成对应的测试电路，并将测试电路插入集成电路中，其中，被删除分组中的存储器未被测试电路覆盖；利用数据选择器将被删除分组中的存储器接入测试电路，用模式信号B来控制数据选择器；本发明能够缩小集成电路的总面积，降低集成电路的生产成本。降低集成电路的生产成本。降低集成电路的生产成本。


技术研发人员：程晓
受保护的技术使用者：上海亿家芯集成电路设计有限公司
技术研发日：2023.05.24
技术公布日：2023/7/12