一种沟槽式绝缘栅双极型晶体管及制备方法与流程

1.本发明涉及半导体分立器件技术领域，具体涉及一种沟槽式绝缘栅双极型晶体管及制备方法。


背景技术：

2.绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)，是由双极型三极管(bipolar junction transistor，bjt)和绝缘栅型场效应管(metal oxide semiconductor，mos)组成的复合全控型电压驱动式功率半导体器件,兼有(metal-oxide-semiconductor field-effect transistor,mosfet)金氧半场效晶体管的高输入阻抗和电力晶体管(giant transistor，gtr)的低导通压降两方面的优点，因此在功率电路，比如交流电机、变频器、开关电源、照明电路等得到了广泛的应用。
3.现有技术中，绝缘栅双极型晶体管已经发展到第七代精细沟槽igbt器件(简称mpt igbt)。该技术通过缩小igbt的元胞的cell pitch(mesa)，从而达到增强发射极侧载流子浓度，而达到较低的导通压降。在实施过程中，采用上述技术制备得到的器件在导通压降与器件的阻断电压的折中上已经接近硅的极限。
4.但是，在实施过程中，发明人发现，上述技术方案在实施过程中，随着元胞尺寸的缩小，沟槽密度也随之增大，进而使得器件的寄生电容，尤其是输入电容和反向传输电容增大。尤其是在如图1所示的沟槽式igbt器件。该器件在衬底a1上方设置有阱区a2，阱区a2的两端设置有沟槽栅a4，沟槽栅a4中间分布有伪栅a5，沟槽栅a4的两侧分布有源区a3。伪栅a4与发射极不连通以降低电流密度。但是，由于在器件中加入了伪栅，使得器件中的沟槽密度大大增加，这导致了其寄生电容大的缺点尤为明显。


技术实现要素：

5.针对现有技术中存在的上述问题，现提供一种沟槽式双极性晶体管及制备方法。
6.具体技术方案如下：
7.一种沟槽式绝缘栅双极型晶体管，包括：
8.衬底，所述衬底为n型掺杂类型；
9.阱区，所述阱区形成于所述衬底上方，所述阱区为p型掺杂类型；
10.源区，所述源区形成于所述阱区上方，所述源区为n型掺杂类型；
11.层间介质层，所述层间介质层形成于所述源区上方；
12.一对栅极，所述栅极分别形成于所述阱区的两端，所述栅极的底部到达所述漂移层，所述栅极的上方与所述层间介质层连接；
13.所述栅极之间分布有至少一个伪栅，所述伪栅的底部到达所述衬底，所述伪栅的顶部埋设于所述阱区中；
14.所述伪栅的上方设置有接触孔，所述接触孔形成于源区中，所述接触孔的深度到达所述阱区且不与所述伪栅接触；
15.发射极金属层，所述发射极金属层形成于所述层间介质层上方，所述发射极金属层通过所述接触孔连接至所述阱区。
16.优选地，还包括：
17.场截止层，所述场截止层形成于所述衬底的下方，所述场截止层为n型掺杂类型；
18.集电极区，所述集电极区形成于所述衬底的下方，所述集电极区为p型掺杂类型；
19.集电极金属层，所述集电极金属层形成于所述集电极区下方。
20.一种沟槽式绝缘栅双极型晶体管的制备方法，用于制备上述的沟槽式双极性晶体管，包括：
21.步骤s1：在所述衬底中形成伪栅，并于所述衬底上方形成阱区；
22.步骤s2：于所述阱区中形成栅极和源区；
23.步骤s3：于所述栅极上方依次形成层间介质层和发射极金属层；
24.步骤s4：于所述衬底下方依次形成场截止层、集电极区和集电极金属层。
25.优选地，所述步骤s1包括：
26.步骤s11：于所述衬底上刻蚀形成至少一个伪栅沟槽；
27.步骤s12：对所述伪栅沟槽进行氧化并填充多晶硅，形成所述伪栅；
28.步骤s13：于所述衬底上方进行外延生长，生成外延层；
29.步骤s14：对所述外延层进行掺杂形成所述阱区；
30.所述伪栅的顶端位于所述阱区中。
31.优选地，于所述步骤s12之后、执行所述步骤s3之前，还包括：采用化学机械抛光工艺对所述衬底和所述伪栅进行平坦化处理。
32.优选地，所述步骤s11中，所述伪栅沟槽的宽度在0.4um～1.2um之间，所述伪栅沟槽的深度在0.5um～2.0um之间；
33.当存在至少两个所述伪栅沟槽时，相邻的一对所述伪栅沟槽之间的间距在0.8um～3.0um之间。
34.优选地，所述步骤s2包括：
35.步骤s21：于所述伪栅的两侧分别刻蚀形成一对栅极沟槽；
36.步骤s22：对所述栅极沟槽进行氧化并填充多晶硅，形成所述栅极；
37.步骤s23：分别对每一个栅极的两侧进行掺杂形成源区。
38.优选地，所述步骤s21中，所述栅极沟槽的深度在3.5um～7.0um之间。
39.优选地，所述步骤s3包括：
40.步骤s31：于所述源区上方生成层间介质层；
41.步骤s32：对所述层间介质层的中心区域进行刻蚀形成第一接触孔71，以及对所述层间介质层的两端分别进行刻蚀形成一对第二接触孔72；
42.所述第一接触孔71覆盖所述伪栅的上方区域，所述第一接触孔71的深度到达所述阱区且不与所述伪栅接触；
43.所述第二接触孔72的深度到达所述阱区；
44.步骤s33：对所述第一接触孔71和所述第二接触孔72沉积金属以形成所述发射极金属层。
45.优选地，所述步骤s4包括：
46.步骤s41：于所述衬底下方形成所述场截止层；
47.步骤s42：于所述场截止层底部形成所述集电极区；
48.步骤s43：于所述集电极区底部形成所述集电极金属层。
49.上述技术方案具有如下优点或有益效果：通过在阱区中埋设伪栅，并在伪栅上方通过接触孔填充发射极金属层，使得器件上层通过发射极金属层形成并联通路，从而有效地降低了器件的米勒电容，避免了现有技术中的igbt器件随着沟槽密度上升寄生电容会明显增大的问题。
附图说明
50.参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
51.图1为现有技术中的器件示意图；
52.图2为本发明实施例中器件整体示意图；
53.图3为本发明实施例中的制备方法示意图；
54.图4为本发明实施例中步骤s1时的器件示意图；
55.图5为本发明实施例中步骤s2时的器件示意图；
56.图6为本发明实施例中步骤s3时的器件示意图；
57.图7为本发明实施例中步骤s1子步骤示意图；
58.图8为本发明实施例中步骤s11时的器件示意图；
59.图9为本发明实施例中步骤s12时的器件示意图；
60.图10为本发明实施例中步骤s13时的器件示意图；
61.图11为本发明实施例中步骤s2子步骤示意图；
62.图12为本发明实施例中步骤s21时的器件示意图；
63.图13为本发明实施例中步骤s22时的器件示意图；
64.图14为本发明实施例中步骤s3子步骤示意图；
65.图15为本发明实施例中步骤s31时的器件示意图；
66.图16为本发明实施例中步骤s32时的器件示意图；
67.图17为本发明实施例中步骤s4子步骤示意图；
68.图18为本发明实施例中步骤s41时的器件示意图；
69.图19为本发明实施例中步骤s42时的器件示意图。
具体实施方式
70.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
71.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
72.下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
73.本发明包括：
74.一种沟槽式绝缘栅双极型晶体管，如图2所示，包括：
75.衬底1，衬底1为n型掺杂类型；
76.阱区2，阱区2形成于衬底1上方，阱区2为p型掺杂类型；
77.源区3，源区3形成于阱区2上方，源区3为n型掺杂类型；
78.层间介质层4，层间介质层4形成于源区3上方；
79.一对栅极5，栅极5分别形成于阱区2的两端，栅极5的底部到达漂移层，栅极5的上方与层间介质层4连接；
80.栅极5之间分布有至少一个伪栅6，伪栅6的底部到达衬底1，伪栅6的顶部埋设于阱区2中；
81.伪栅6的上方设置有接触孔，接触孔形成于源区3中，接触孔的深度到达阱区2且不与伪栅6接触；
82.发射极金属层7，发射极金属层7形成于层间介质层4上方，发射极金属层7通过接触孔连接至阱区2。
83.具体地，针对现有技术中的沟槽式绝缘栅双极型晶体管随着沟槽密度上升会导致寄生电容显著增大，进而影响器件的开关效率的问题，本实施例中，通过将伪栅6埋设于阱区2中，并在伪栅6的上方开设接触孔，使得发射极金属层7可通过接触孔连接至阱区2中，进而在器件上层形成并联结构，降低了器件的米勒电容，以此来减小沟槽密度对器件的寄生电容的影响。
84.在实施过程中，上述器件可采用多种半导体材料实施，比如硅、碳化硅、氮化镓等材质，在此并不加以限制。通常情况下，衬底1为n型轻掺杂。源极为nxing重掺杂，场截止层8为n型重掺杂。栅极5中包含有分布在沟槽底部和沟槽两侧的栅氧化物和填充在沟槽中的多晶硅。伪栅6根据实际需要可设置为包含有分布在沟槽底部和沟槽两侧的栅氧化物和填充在沟槽中的多晶硅的栅极5结构，也可替换为其他的填充物，包括热氧化物，petos，hdp oxide，氮化硅的一种或几种。
85.在一种较优的实施例中，还包括：
86.场截止层8，场截止层8形成于衬底1的下方，场截止层8为n型掺杂类型；
87.集电极区9，集电极区9形成于衬底1的下方，集电极区9为p型掺杂类型；
88.集电极金属层10，集电极金属层10形成于集电极区9下方。
89.一种沟槽式绝缘栅双极型晶体管的制备方法，用于制备上述的沟槽式双极性晶体管，如图3所示，包括：
90.步骤s1：如图4所示，在衬底1中形成伪栅6，并于衬底1上方形成阱区2；
91.步骤s2：如图5所示，于阱区2中形成栅极5和源区3；
92.步骤s3：如图6所示，于栅极5上方依次形成层间介质层4和发射极金属层7；
93.步骤s4：于衬底1下方依次形成场截止层8、集电极区9和集电极金属层10，以形成如图2所示的器件。
94.具体地，针对现有技术中的沟槽式绝缘栅双极型晶体管随着沟槽密度上升会导致寄生电容显著增大，进而影响器件的开关效率的问题，本实施例中，通过在衬底1中形成伪栅6，并将伪栅6埋设于阱区2中，进而使得发射极金属层7可直接连接至阱区2，以形成如图2
所示的在阱区2上的连通结构。避免了现有技术中如图1所示的间隔结构带来寄生电容大的问题，提高了器件的开关效率。
95.在一种较优的实施例中，如图7所示，步骤s1包括：
96.步骤s11：如图8所示，于衬底1上刻蚀形成至少一个伪栅沟槽61；
97.步骤s12：如图9所示，对伪栅沟槽61进行氧化并填充多晶硅，形成伪栅6；
98.步骤s13：如图10所示，于衬底1上方进行外延生长，生成外延层；
99.步骤s14：对外延层进行掺杂形成阱区2，以形成如图4所示的器件；
100.伪栅6的顶端位于阱区2中。
101.具体地，针对现有技术中的沟槽式绝缘栅双极型晶体管随着沟槽密度上升会导致寄生电容显著增大，进而影响器件的开关效率的问题，本实施例中，通过在制备阱区2之前，预先在衬底1上刻蚀形成伪栅沟槽61，并形成伪栅6，随后通过外延生长、掺杂的方式形成阱区2，从而实现了将伪栅6埋设在阱区2中的效果，便于后续在高于伪栅6的顶端的部位进一步形成源区3和接触孔。
102.在一种较优的实施例中，于步骤s12之后、执行步骤s3之前，还包括：采用化学机械抛光工艺对衬底1和伪栅6进行平坦化处理。
103.在一种较优的实施例中，步骤s11中，伪栅沟槽61的宽度在0.4um～1.2um之间，伪栅沟槽61的深度在0.5um～2.0um之间；
104.当存在至少两个伪栅沟槽61时，相邻的一对伪栅沟槽61之间的间距在0.8um～3.0um之间。
105.在一种较优的实施例中，如图11所示，步骤s2包括：
106.步骤s21：如图12所示，于伪栅6的两侧分别刻蚀形成一对栅极沟槽51；
107.步骤s22：如图13所示，对栅极沟槽51进行氧化并填充多晶硅，形成栅极5；
108.步骤s23：分别对每一个栅极5的两侧进行掺杂形成源区3，以形成如图5所示的器件。
109.具体地，为实现较好的栅极5刻蚀效果，本实施例中，通过在形成了阱区2后，在阱区2的两端分别通过光刻或干法刻蚀形成一对栅极沟槽51。随后，在栅极沟槽51内进行牺牲热氧化，从而在栅极沟槽51的侧壁和底部形成栅氧化物，并采用多晶硅对栅极沟槽51进行填充，从而形成栅极5。随后，分别对每一个栅极5的两侧进行光刻形成源区3的窗口并进行掺杂，从而形成源区3。
110.在一种较优的实施例中，步骤s21中，栅极沟槽51的深度在3.5um～7.0um之间。
111.在一种较优的实施例中，如图14所示，步骤s3包括：
112.步骤s31：如图15所示，于源区3上方生成层间介质层4；
113.步骤s32：如图16所示，对层间介质层4的中心区域进行刻蚀形成第一接触孔71，以及对层间介质层4的两端分别进行刻蚀形成一对第二接触孔72；
114.第一接触孔71覆盖伪栅6的上方区域，第一接触孔71的深度到达阱区2且不与伪栅6接触；
115.第二接触孔72的深度到达阱区2；
116.步骤s33：对第一接触孔71和第二接触孔72沉积金属以形成发射极金属层7，以形成如图6所示的器件。
117.具体地，针对现有技术中的沟槽式双极型晶体管中的伪栅6部分随着沟槽密度的增加，其寄生电容也会显著提升的问题，本实施例中，通过在源区3上方淀积介质形成层间介质层4后，对层间介质层4进行退火处理。随后，对层间介质层4的中心区域和两端进行光刻，从而形成第一接触孔71和第二接触孔72。其中，第一接触孔71覆盖伪栅6所在区域的上方，其深度到达阱区2且不与伪栅6直接接触。随后，对器件表面通过溅射或蒸镀的方式形成发射极金属层7，发射极金属层7能够对第一接触孔71和第二接触孔72进行填充，且其顶部高于器件上表面。进而在器件导通时通过发射极金属层7在伪栅6上方形成一并联结构，避免了现有技术中该部位设置为间隔沟槽导致沟槽之间的寄生电容较大的问题。
118.在一种较优的实施例中，如图17所示，步骤s4包括：
119.步骤s41：如图18所示，于衬底1下方形成场截止层8；
120.步骤s42：如图19所示，于场截止层8底部形成集电极区9；
121.步骤s43：于集电极区9底部形成集电极金属层10，以形成如图2所示的器件。
122.具体地，在形成了发射极金属层7后，还通过fs工艺将器件翻转，对衬底1适当减薄后依次形成场截止层8和集电极区9，并通过溅射或蒸镀的方式形成集电极金属层10，完成器件的制备。
123.本发明的有益效果在于：通过在阱区2中埋设伪栅6，并在伪栅6上方通过接触孔填充发射极金属层7，使得器件上层通过发射极金属层7形成并联通路，从而有效地降低了器件的米勒电容，避免了现有技术中的igbt器件随着沟槽密度上升寄生电容会明显增大的问题。
124.以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

技术特征：
1.一种沟槽式绝缘栅双极型晶体管，其特征在于，包括：衬底，所述衬底为n型掺杂类型；阱区，所述阱区形成于所述衬底上方，所述阱区为p型掺杂类型；源区，所述源区形成于所述阱区上方，所述源区为n型掺杂类型；层间介质层，所述层间介质层形成于所述源区上方；一对栅极，所述栅极分别形成于所述阱区的两端，所述栅极的底部到达所述漂移层，所述栅极的上方与所述层间介质层连接；所述栅极之间分布有至少一个伪栅，所述伪栅的底部到达所述衬底，所述伪栅的顶部埋设于所述阱区中；所述伪栅的上方设置有接触孔，所述接触孔形成于源区中，所述接触孔的深度到达所述阱区且不与所述伪栅接触；发射极金属层，所述发射极金属层形成于所述层间介质层上方，所述发射极金属层通过所述接触孔连接至所述阱区。2.根据权利要求1所述的沟槽式双极性晶体管，其特征在于，还包括：场截止层，所述场截止层形成于所述衬底的下方，所述场截止层为n型掺杂类型；集电极区，所述集电极区形成于所述衬底的下方，所述集电极区为p型掺杂类型；集电极金属层，所述集电极金属层形成于所述集电极区下方。3.一种沟槽式绝缘栅双极型晶体管的制备方法，其特征在于，用于制备如权利要求1-4任意一项所述的沟槽式双极性晶体管，包括：步骤s1：在所述衬底中形成伪栅，并于所述衬底上方形成阱区；步骤s2：于所述阱区中形成栅极和源区；步骤s3：于所述栅极上方依次形成层间介质层和发射极金属层；步骤s4：于所述衬底下方依次形成场截止层、集电极区和集电极金属层。4.根据权利要求3所述的制备方法，其特征在于，所述步骤s1包括：步骤s11：于所述衬底上刻蚀形成至少一个伪栅沟槽；步骤s12：对所述伪栅沟槽进行氧化并填充多晶硅，形成所述伪栅；步骤s13：于所述衬底上方进行外延生长，生成外延层；步骤s14：对所述外延层进行掺杂形成所述阱区；所述伪栅的顶端位于所述阱区中。5.根据权利要求4所述的制备方法，其特征在于，于所述步骤s12之后、执行所述步骤s3之前，还包括：采用化学机械抛光工艺对所述衬底和所述伪栅进行平坦化处理。6.根据权利要求4所述的制备方法，其特征在于，所述步骤s11中，所述伪栅沟槽的宽度在0.4um～1.2um之间，所述伪栅沟槽的深度在0.5um～2.0um之间；当存在至少两个所述伪栅沟槽时，相邻的一对所述伪栅沟槽之间的间距在0.8um～3.0um之间。7.根据权利要求3所述的制备方法，其特征在于，所述步骤s2包括：步骤s21：于所述伪栅的两侧分别刻蚀形成一对栅极沟槽；步骤s22：对所述栅极沟槽进行氧化并填充多晶硅，形成所述栅极；步骤s23：分别对每一个栅极的两侧进行掺杂形成源区。
8.根据权利要求7所述的制备方法，其特征在于，所述步骤s21中，所述栅极沟槽的深度在3.5um～7.0um之间。9.根据权利要求3所述的制备方法，其特征在于，所述步骤s3包括：步骤s31：于所述源区上方生成层间介质层；步骤s32：对所述层间介质层的中心区域进行刻蚀形成第一接触孔，以及对所述层间介质层的两端分别进行刻蚀形成一对第二接触孔；所述第一接触孔覆盖所述伪栅的上方区域，所述第一接触孔的深度到达所述阱区且不与所述伪栅接触；所述第二接触孔的深度到达所述阱区；步骤s33：对所述第一接触孔和所述第二接触孔沉积金属以形成所述发射极金属层。10.根据权利要求3所述的制备方法，其特征在于，所述步骤s4包括：步骤s41：于所述衬底下方形成所述场截止层；步骤s42：于所述场截止层底部形成所述集电极区；步骤s43：于所述集电极区底部形成所述集电极金属层。

技术总结
本发明涉及半导体分立器件技术领域，具体涉及一种沟槽式绝缘栅双极型晶体管及制备方法，包括：一对栅极，栅极分别形成于阱区的两端，栅极的底部到达漂移层，栅极的上方与层间介质层连接；栅极之间分布有至少一个伪栅，伪栅的底部到达衬底，伪栅的顶部埋设于阱区中；伪栅的上方设置有接触孔，接触孔形成于源区中，接触孔的深度到达阱区且不与伪栅接触；发射极金属层，形成于层间介质层上方，通过接触孔连接至阱区。有益效果在于：通过在阱区中埋设伪栅，并在伪栅上方通过接触孔填充发射极金属层，使得器件上层通过发射极金属层形成并联通路，从而有效地降低了器件的米勒电容，避免了现有技术中的IGBT器件随着沟槽密度上升寄生电容会明显增大的问题。生电容会明显增大的问题。生电容会明显增大的问题。


技术研发人员：刘庆红 沈海波 刘鹏飞 马东战 杨亮
受保护的技术使用者：上海维安半导体有限公司
技术研发日：2023.03.21
技术公布日：2023/7/12