半导体器件以及半导体器件的形成方法与流程

1.本发明涉及一种半导体器件及其形成方法，尤其涉及具有降低的基板漏电的鳍式场效应晶体管(fin field-effect transistor，finfet)。


背景技术：

2.近年来，先进的集成电路(integrated circuit，ic)器件已经变得越来越多功能并且在尺寸上已经按比例缩小。虽然按比例缩小工艺通常可以提高生产效率并降低相关成本，但它也增加了加工和制造ic器件的复杂性。例如，鳍式场效应晶体管(finfet)已被引入以取代平面晶体管(planar transistor)。在这些finfet中，诸如纳米片(nanosheet)金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的环栅(gate-all-around，gaa)结构已被开发为具有出色的电气特性，例如，与当前的finfet技术相比，具有改进的功率性能和面积缩小。
3.尽管包括纳米片晶体管的现有半导体结构及其制造方法已经足以满足它们的预期目的，但是它们还不能在所有方面都完全令人满意。例如，需要额外的注入(implant)工艺来将期望的掺杂剂(dopant)注入到设置在基板上的gaa结构的栅极结构的底部，以减少基板漏电(leakage)问题。
4.因此，需要一种新颖的半导体器件来改善基板漏电问题。


技术实现要素：

5.本发明的实施例提供了一种半导体器件。该半导体器件包括基板、鳍结构和外延(epitaxial)源(source)/漏(drain)结构。基板包括基板层及位于基板层上的绝缘层。鳍结构形成于基板上方，其中鳍结构包括栅极结构以及被栅极结构包裹的沟道层。外延源/漏结构连接沟道层(channel layer)，其中外延源/漏结构的底部接触基板的绝缘层。
6.其中，所述绝缘层被形成完全的覆盖所述基板的所述基板层的顶面，使所述绝缘层的顶面成为所述基板的顶面。其中，最底层的沟道层与所述绝缘层的顶面之间的第一距离和所述最底层的沟道层与相邻沟道层之间的第二距离相同。
7.此外，本发明实施例提供一种半导体器件。该半导体器件包括基板、鳍结构和外延源/漏结构。基板包括基板层及位于基板层上的绝缘层。鳍结构形成于基板上方，其中鳍结构包括栅极结构以及被栅极结构包裹的沟道层。外延源/漏极结构连接沟道层，其中外延源/漏极结构通过绝缘层与基板的基板层隔离。
8.此外，本发明实施例提供一种半导体器件的形成方法。该方法包括提供绝缘体上半导体(semiconductor-on-insulator，soi)基板，该基板包括底部基板层、中间绝缘层和包含第一半导体原子的顶部半导体层。该方法包括在顶部半导体层上外延生长半导体覆盖层。半导体覆盖层包含第一半导体原子和第二半导体原子。第二半导体原子不同于第一半导体原子。该方法包括执行热处理以将半导体覆盖层的第二半导体原子驱动到顶部半导体层中，使得半导体覆盖层和顶部半导体层共同形成(collectively form)第一牺牲层
(sacrificial layer)。该方法包括在第一牺牲层上外延生长的沟道层和第二牺牲层的交替堆叠。该方法包括图案化中间绝缘层、第一牺牲层和交替堆叠以形成鳍结构。该方法包括移除鳍结构的部分直到暴露中间绝缘层以形成源/漏凹陷。该方法包括在源/漏凹陷中形成外延源/漏结构。
9.其中，在选择性移除第一牺牲层和第二牺牲层的期间，第一牺牲层与沟道层之间的第一蚀刻选择性和第二牺牲层与沟道层之间的第二蚀刻选择性相同，可以使得第一牺牲层和第二牺牲层被移除。
附图说明
10.在阅读了各附图和附图中所示的优选实施例的详细说明后，本发明的各目的对于本领域的技术人员来说无疑是显而易见的。
11.图1示出根据本发明的一些实施例的形成半导体器件的中间阶段的透视图。
12.图1a示出根据本发明的一些实施例的沿图1中的线a-a'所示的形成半导体器件的中间阶段的剖面图。
13.图2示出根据本发明的一些实施例的形成半导体器件的中间阶段的透视图。
14.图2a示出根据本发明的一些实施例的沿图2中的线a-a'所示的形成半导体器件的中间阶段的剖面图。
15.图3示出根据本发明的一些实施例的形成半导体器件的中间阶段的透视图。
16.图3a示出根据本发明的一些实施例的沿图3中的线a-a'所示的形成半导体器件的中间阶段的剖面图。
17.图4示出根据本发明的一些实施例的形成半导体器件的中间阶段的透视图。
18.图4a示出根据本发明的一些实施例的沿图4中的线a-a'所示的形成半导体器件的中间阶段的剖面图。
19.图5示出根据本发明的一些实施例的形成半导体器件的中间阶段的透视图。
20.图5a示出根据本发明的一些实施例的沿图5中的线a-a'所示的形成半导体器件的中间阶段的剖面图。
21.图5b示出根据本发明的一些实施例的沿图5中的线b-b'所示的形成半导体器件的中间阶段的剖面图。
22.图5c示出根据本发明的一些实施例的沿图5中的线c-c'所示的形成半导体器件的中间阶段的剖面图。
23.图6a示出根据本发明的一些实施例的沿图5中的线a-a'所示的形成半导体器件的中间阶段的剖面图。
24.图6b示出根据本发明的一些实施例的沿图5中的线b-b'所示的形成半导体器件的中间阶段的剖面图。
25.图6c示出根据本发明的一些实施例的沿图5中的线c-c'所示的形成半导体器件的中间阶段的剖面图。
26.图7a示出根据本发明的一些实施例的沿图5中的线a-a'所示的形成半导体器件的中间阶段的剖面图。
27.图7b示出根据本发明的一些实施例的沿图5中的线b-b'所示的形成半导体器件的
中间阶段的剖面图。
28.图7c示出根据本发明的一些实施例的沿图5中的线c-c'所示的形成半导体器件的中间阶段的剖面图。
具体实施方式
29.下面的描述是为了说明基于本发明一些实施例的一般原理的目的而进行的不应被理解为对本发明的限制。本发明的保护范围最好通过参考所附权利要求来确定。
30.在下文中参考附图全面描述了本发明构思，其中示出了本发明构思的示例性实施例。本发明构思的优点和特征以及实现它们的方法将从参照附图的详细描述的以下示例性实施例中显而易见的得到。然而，应当注意，本发明构思不限于以下示例性实施例并且可以以各种形式实现。因此，提供示例性实施例仅是为了公开本发明构思并让本领域技术人员了解本发明的构思。此外，所示的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些组件的尺寸可能被放大而不是按比例绘制。根据本发明的一些实施例，尺寸和相对尺寸不对应于实践中的实际尺寸。
31.实施例提供了一种半导体器件，例如包括环栅(gate-all around，gaa)晶体管器件的鳍式场效应晶体管(finfet)。该半导体器件包括形成在绝缘体上半导体(semiconductor-on-insulator，soi)基板上的鳍结构，该鳍结构包括第一半导体原子(例如硅(si))的顶部半导体层、中间绝缘层和底部基板层。在形成鳍结构的沟道层和牺牲层的交替堆叠之前，执行包含第一半导体原子和第二半导体原子(例如锗(ge))的半导体覆盖层的外延生长工艺和随后的热工艺以驱动半导体覆盖层的第二半导体原子进入顶部半导体层，使得半导体覆盖层和顶部半导体层共同形成另一个牺牲层，该另一个牺牲层与鳍结构的交替堆叠的牺牲层具有相同或者相似的成分(ge浓度(原子百分比))。从顶部半导体层和交替堆叠形成的牺牲层随后被包裹沟道层的栅极结构所取代。得到的栅极结构和外延源/漏结构可以直接形成在soi基板的中间绝缘层上，不与除了鳍结构的沟道层以外的任何半导体层接触。因此，无需在栅极结构和外延源/漏结构的底部注入额外的掺杂剂，就可以改善基板漏电问题。
32.图1-5示出了根据本发明的一些实施例的形成半导体器件500的中间阶段的透视图。图1a、2a、3a、4a和5a示出了根据一些实施例的沿图1-5中的线a-a'所示的形成半导体器件500的中间阶段的剖面图。图6a和7a示出在根据一些实施例的沿图5中线a-a'所示的后续在沟道区域中形成半导体器件500的中间阶段的剖面图。图6b和7b示出根据一些实施例的沿图5中线b-b'示出的形成源/漏区的半导体器件500的中间阶段的剖面图。图6c和7c示出根据一些实施例的沿图5中线c-c'示出的沿着第一鳍形成半导体器件500的中间阶段的剖面图。此外，本发明可以在各种示例中重复参考编号和/或字母。
33.如图1和1a所示，提供绝缘体上半导体(semiconductor-on-insulator，soi)基板200。soi基板200包括底部基板层202、中间绝缘层204和顶部半导体层206。形成的完全覆盖底部基板层202的顶面202t的中间绝缘层204可以包括掩埋氧化物(buried oxide，box)层或氧化硅层。形成的完全覆盖中间绝缘层204的顶面204t的顶部半导体层206可以包含第一半导体原子。例如，顶部半导体层206包括硅(si)或硅锗(sige)，并且第一半导体原子是硅(si)。例如，顶部半导体层206仅包含第一半导体原子(例如si)。在一些实施例中，顶部半导
体层206比底部基板层202和中间绝缘体层204薄。例如，顶部半导体层206的厚度可以是从大约8nm到大约12nm。在一些实施例中，底部基板层202和顶部半导体层206包括相同的成分。
34.如图2和图2a所示，接下来，在顶部半导体层206上外延生长半导体覆盖层(capping layer)208。在一些实施例中，半导体覆盖层208包含第一半导体原子和不同于第一半导体原子的第二半导体原子。例如，半导体覆盖层208包括硅锗(sige)层，第一半导体原子为硅(si)，第二半导体原子为锗(ge)。例如，半导体覆盖层208仅包含第一半导体原子(例如si)和第二半导体原子(例如ge)。在一些实施例中，半导体覆盖层208的成分与后续形成的第二牺牲层214的成分相同。在一些实施例中，半导体覆盖层208的第二半导体原子的浓度(原子百分比)大于后续形成的第二牺牲层214的第二半导体原子的浓度。例如，当半导体覆盖层208是硅锗(sige)层时，半导体覆盖层208的锗(ge)浓度(原子百分比)可以是大约25～55％，例如50％。在一些实施例中，半导体覆盖层208的厚度与顶部半导体层206的厚度相同或比顶部半导体层206更厚。例如，半导体覆盖层208的厚度为约8nm至约20nm。在一些实施例中，含锗层(germanium-containing layer)208通过分子束外延(molecular beam epitaxy，mbe)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition，mocvd)工艺和/或其他合适的外延生长工艺外延生长。
35.如图3和3a所示，接下来，执行热处理以将半导体覆盖层208(图2和2a)的第二半导体原子(例如ge原子)驱动到顶部半导体层206(图2和2a)中，使得半导体覆盖层208和顶部半导体层206可以具有一致浓度(uniform concentration)的第二半导体原子(例如ge原子)。在执行热处理之后，半导体覆盖层208和顶部半导体层206共同形成第一牺牲层210。第一牺牲层210包含第一半导体原子和不同于第一半导体原子的第二半导体原子。例如，第一牺牲层210包括硅锗(sige)层，第一半导体原子为硅(si)，第二半导体原子为锗(ge)。在一些实施例中，半导体覆盖层208(图2和2a)的第二半导体原子的浓度(例如ge浓度)(原子百分比)大于第一牺牲层210的第二半导体原子的浓度。例如，当第一牺牲层210为硅锗(sige)层，第一牺牲层210的锗(ge)浓度(原子百分比)约为20～30％，例如25％。
36.在一些其他实施例中，当soi基板200的顶部半导体层206和后续形成的第二牺牲层214都包含第一半导体原子和第二半导体原子时，例如硅锗(sige)层，顶部半导体层206可以作为第一牺牲层，可以省略形成第一牺牲层210的工艺。
37.如图4和4a所示，接下来，在第一牺牲层210上外延生长沟道层212和第二牺牲层214的交替堆叠(alternative stack)216。沟道层212被置于第一牺牲层210和第二牺牲层214之间。第一牺牲层210和第二牺牲层214限定相邻沟道层212之间的间隔并且后续将被去除。在一些实施例中，第一牺牲层210和第二牺牲层214可以由相同的半导体材料形成并且具有相同的厚度。第一牺牲层210和第二牺牲层214都可以包含第一半导体原子和第二半导体原子。第一牺牲层210可以具有第一成分，第二牺牲层214可以具有第二成分。第二成分与第一成分相同。例如，第一牺牲层210和第二牺牲层214可以是具有相同ge浓度的硅锗(sige)层。在一些实施例中，第一牺牲层210具有第一厚度t1，第二牺牲层214具有与第一厚度t1相同的第二厚度t2。举例来说，第一厚度t1与第二厚度t2介于约16纳米至约32纳米之间。根据器件性能，第一厚度t1和第二厚度t2可以具有期望的范围。
38.如图4和4a所示，在外延生长沟道层212和第二牺牲层214的交替堆叠216之后，最
底层的沟道层212与第一牺牲层210接触。在一些实施例中，沟道层212可以包含第一半导体原子(例如si)而不包含第二半导体原子(例如ge)。沟道层212具有第三成分。第三成分不同于第一牺牲层210的第一成分和第二牺牲层214的第二成分。例如，当第一牺牲层210和第二牺牲层214为硅锗(sige)层时，沟道层212是硅(si)层。此外，第一成分和第三成分(或第二成分和第三成分)可以具有不同的氧化速率(oxidation rate)和/或蚀刻选择性(etch selectivity)。在一些实施例中，交替堆叠216包括第一数量的沟道层212和第二数量的第二牺牲层214，并且第一数量不同于第二数量。例如，第一数量大于第二数量。例如，第一数量与第二数量之差为1。在一些实施例中，第一牺牲层210和第二牺牲层214的总数量与沟道层212的数量相同。需要说明的是，虽然在图中形成了三个沟道层212和两个第二牺牲层214，交替堆叠216可以包括更多或更少的沟道层212和第二牺牲层214。例如，交替堆叠216可以包括两个到十个沟道层212以及一到九个第二牺牲层214，这取决于形成晶体管所需的沟道层的数量。在一些实施例中，沟道层212具有一致的厚度。此外，根据器件性能，沟道层212的厚度可以具有期望的范围。例如，沟道层212的厚度可以类似于第一牺牲层210的第一厚度t1和第二牺牲层214的第二厚度t2。在一些实施例中，沟道层212和第二牺牲层214使用分子束外延(mbe)工艺、金属有机化学气相沉积(mocvd)工艺或其他合适的外延生长工艺外延生长。
39.如图5和5a-5c所示，接下来，中间绝缘层204、第一牺牲层210和交替堆叠216被图案化以形成从soi基板200突出的鳍结构220-1和220-2以及鳍结构220-1和220-2之间的沟槽(trench)224。鳍结构220-1和220-2可用于形成具有不同导电类型或相同导电类型的gaa器件。鳍结构220-1和220-2中的每一个包括上部220a和基部220b。上部220a从图案化第一牺牲层210和交替堆叠216形成。基部220b通过图案化soi基板200的中间绝缘层204(例如中间绝缘层204的顶部)形成。也就是说，基部220b是由中间绝缘层204形成的。
40.如图5a和5b所示，沟槽224形成为贯穿整个交替堆叠216、整个第一牺牲层210和部分中间绝缘层204。因此，中间绝缘层204从沟槽224的底部暴露出来。在一些实施例中，鳍结构220-1和220-2通过包括光刻(photolithography)和蚀刻工艺的几次循环的双图案化或多图案化工艺形成。蚀刻工艺包括干法蚀刻(例如，反应离子蚀刻(reactive ion etching))、湿法蚀刻和/或其他合适的工艺。
41.如图6a-6c所示，在形成鳍结构220-1和220-2之后，在鳍结构220-1和220-2中的每一个的基部220b的侧壁上形成隔离部件228。隔离部件228围绕每个鳍结构220-1和220-2的基部形成。此外，隔离部件228的顶面228t低于每个鳍结构220-1和220-2的沟道区中的基部220b的顶部。在一些实施例中，隔离部件228包括氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride，sion)、另一种合适的绝缘材料或其组合。在一些实施例中，通过执行绝缘材料的沉积工艺(未示出)、平坦化工艺和凹陷(recessing)工艺来形成隔离部件228。可以执行沉积工艺以形成填充沟槽224的绝缘材料(未示出)。沉积工艺可以包括热生长、旋涂(spin-on coating)、化学气相沉积(cvd)、高密度等离子体cvd(high density plasma cvd，hdp-cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)或任何其他适用的沉积工艺。可以执行平坦化工艺使得绝缘材料(未示出)的顶面与每个鳍结构220-1和220-2的顶面齐平。平坦化工艺可以包括化学机械抛光(chemical mechanical polishing，cmp)或任何其他适用的平
坦化工艺。此外，可执行凹陷工艺以使绝缘材料凹陷以形成隔离部件228。凹陷工艺可包含反应离子蚀刻(reactive ion etching，rie)、干法蚀刻、湿法蚀刻或任何其它适用的蚀刻工艺。
42.如图6a-6c所示，接下来，在鳍结构220-1和220-2的沟道区域上形成伪栅极结构230并延伸到隔离部件228上方。伪栅极结构230可以用于定义得到的半导体器件500的源/漏区域和沟道区域。在一些实施例中，伪栅极结构230包括伪栅极电介质层(未示出)和设置在伪栅极电介质层上方的伪栅电极层(未示出)。在一些实施例中，伪栅极电介质层可以包括氧化硅、氮化硅、氮氧化硅(sion)或任何其他适用的电介质材料，并且伪栅电极层可以包括多晶硅(polycrystalline-silicon，poly-si)、多晶硅-锗(poly-crystalline silicon-germanium，poly-sige)或任何其他适用的导电材料。在一些实施例中，伪栅极结构230通过沉积工艺和后续的图案化工艺形成。使用形成在伪栅极结构230上的硬掩模结构232作为覆盖鳍结构220-1和220-2中每个鳍结构的沟道区的掩模来执行图案化工艺。在一些实施例中，硬掩模结构232包括多个层，多个层包括氮化硅层和在氮化硅层上的氧化硅层。
43.如图6a-6c所示，接下来，在伪栅极结构230的侧壁上形成栅极间隔件(spacer)234。在一些实施例中，栅极间隔件234包括电介质材料，例如氧化硅(sio2)、氮化硅(sin)、碳化硅(silicon carbide，sic))、氮氧化硅(sion)、碳氮化硅(sicn)、氧化碳氮化硅(silicon oxide carbonitride，siocn)或任何其他适用的电介质材料。在一些实施例中，栅极间隔件234通过沉积工艺和后续的回蚀(etching back)工艺共形地形成(conformally form)。可以执行沉积工艺以在伪栅极结构230的顶面和侧壁上方形成电介质材料。沉积工艺可以包括化学气相沉积(cvd)、可流动化学气相沉积、低于大气压的化学气相沉积(subatmospheric chemical vapor deposition，sacvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)或任何其他适用的沉积工艺。可以进行回蚀工艺以去除伪栅极结构230的顶面上方的部分电介质材料，从而暴露硬掩模结构232并形成栅极间隔件234。回蚀工艺可以包括湿法蚀刻、干法蚀刻或其组合。
44.如图6b-6c所示，接着，移除鳍结构220-1与220-2的部分直至露出中间绝缘层204，以在各鳍结构220-1和220-2的源/漏区域中形成源/漏凹陷236。通过使用伪栅极结构230和栅极间隔件234作为蚀刻掩模，通过各向异性的刻蚀工艺，对每个鳍结构220-1和220-2的源/漏区域中的上部220a和基部220b的顶部进行各向异性刻蚀。源极/漏极凹陷236可以形成为延伸到隔离部件228的顶面228t下面的基部220b中。在一些其他实施例中，各向异性蚀刻工艺仅去除上部220a并在每个鳍结构220-1和220-2的源/漏区域中的基部220b上停止。因此，源/漏凹陷236可以不形成为在隔离部件228的顶面228t下方延伸。源/漏区域中的中间绝缘体204被源/漏凹陷236暴露。在一些实施例中，各向异性刻蚀工艺包括干法刻蚀。
45.如图6c所示，接下来，通过刻蚀工艺，源/漏凹陷236暴露出的第一牺牲层210和第二牺牲层214的侧面被部分的去除，以形成凹陷(未示出)。在蚀刻工艺期间，第一牺牲层210和第二牺牲层214可以具有比沟道层212大的蚀刻速率。在一些实施例中，蚀刻工艺可以是湿法蚀刻工艺、干法蚀刻工艺或其组合。
46.如图6c所示，在形成源/漏凹陷236和凹陷(未示出)之后，在第一牺牲层210和第二牺牲层214的侧端(lateral end)上形成内间隔件(inner spacer)238。在第一牺牲层210的侧端上形成的内间隔件238与中间绝缘层204接触。内间隔件238形成在相邻的沟道层212之
间并与相邻的沟道层212垂直且接触，例如内间隔件238在两个沟道层212之间。此外，与soi基板200的中间绝缘层204接触的内间隔件238与最底层的沟道层212接触。在一些实施例中，内间隔件238包括电介质材料，例如氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、碳氮化硅(sicn)、氧化碳氮化硅(siocn)或其组合。在一些实施例中，内间隔件238通过电介质材料(未示出)的沉积工艺和后续的回蚀工艺形成。可以执行沉积工艺以用电介质材料填充凹陷。在一些实施例中，沉积工艺包括ald或任何其他合适的方法。可以执行回蚀工艺以从凹陷的外部部分地去除绝缘层，从而形成内间隔件238。
47.如图6b-6c所示，接着，在源/漏凹陷236中形成外延源/漏结构240。外延源/漏结构240连接沟道层212。外延源/漏结构240的底部240b与soi基板200的中间绝缘层204接触。此外，外延源/漏结构240通过中间绝缘层204与基板的底部基板层202隔离。沟道层212的最顶层和隔离部件228的顶面228t垂直地位于外延源/漏结构240的顶部240t和底部240b之间。因为soi基板200的顶部半导体层206(图1和1a)被转变为第一牺牲层210并在前述工艺中在每个鳍结构220-1和220-2的源/漏区域中被去除，并且在沟道区域中的第一牺牲层的侧端被内间隔件238覆盖，后续形成的外延源/漏结构240将不与除沟道层212外的soi基板200的中间绝缘层204上方的任何半导体层接触。可以消除得到的半导体器件500的基板漏电。
48.在一些实施例中，外延源/漏结构240包括原位(in-situ)或非原位(ex-situ)掺杂有n型掺杂剂或p型掺杂剂的外延的半导体材料。例如，外延源/漏结构240可以包括掺杂磷(phosphorous，p)的硅(si)，用于形成n型半导体器件(例如n型gaa晶体管)的外延源/漏结构。例如，外延源/漏结构240可以包括掺有硼(boron)的硅锗(sige)，用于形成p型器件(例如p型gaa晶体管)的外延源/漏结构。在一些实施例中，外延源/漏结构240仅通过外延生长工艺从沟道层212外延生长，外延生长工艺包括分子束外延(mbe)、金属有机化学气相沉积(mocvd)、气相外延(vapor phase epitaxy，vpe)，或其他适用的外延生长工艺。
49.如图7a-7c所示，接下来，在外延源/漏结构240和隔离部件228上形成接触蚀刻停止层(contact etch stop layer，cesl)(未示出)和层间电介质(interlayer dielectric，ild)层242。在一些实施例中，cesl层包括氮化硅、氮氧化硅、其他适用的电介质材料或其组合。在一些实施例中，cesl层通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他适用的沉积工艺形成。在一些实施例中，ild层242包括硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、熔融石英玻璃(fused silica glass，fsg)、磷硅酸盐玻璃(phosphosilicate glass，psg)、掺硼硅玻璃(boron doped silicon glass，bsg)、四乙基正硅酸盐(tetraethylorthosilicate，teos)氧化物和/或其他适用的电介质材料。在一些实施例中，ild层242通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他适用的沉积工艺形成。在形成cesl层和ild层242之后，可以执行平坦化工艺直到暴露伪栅极结构230的顶面。平坦化工艺可以包括化学机械抛光(chemical mechanical polishing，cmp)、回蚀或其组合。
50.如图7a-7c所示，在形成外延源/漏结构240之后，选择性地去除伪栅极结构230、第一牺牲层210和第二牺牲层214以暴露沟道区中的沟道层212。此外，形成栅极间隔件234之间的沟槽(未示出)。在一些实施例中，在第一牺牲层210和第二牺牲层214的选择性移除期间，第一牺牲层210和沟道层212之间的第一蚀刻选择性与第二牺牲层214和沟道层212之间的第二蚀刻选择性相同。因此，可以同时从沟道层212去除第一牺牲层210和第二牺牲层
214。此外，在不损坏沟道层212和栅极间隔件234的情况下，选择性地去除伪栅极结构230、第一牺牲层210和第二牺牲层214。在去除第一牺牲层210后，中间绝缘层204的远离底部基板层202的顶面204t可以作为得到的基板200r的顶面。在一些实施例中，通过选择性蚀刻工艺，伪栅极结构230、第一牺牲层210和第二牺牲层214被选择性地去除，选择性蚀刻工艺可以是选择性的湿法蚀刻工艺、选择性的干法蚀刻工艺或其组合。
51.如图7a-7c所示，接着，形成栅极结构250包裹沟道层212，从而形成得到的鳍结构220-1r和220-2r。此外，通过填充栅极间隔件234之间的沟槽(未示出)，栅极结构250被形成。在一些实施例中，鳍结构220-1r和220-2r中的每一个包括栅极结构250和被栅极结构250包裹的沟道层212。由于第一牺牲层210和第二牺牲层214可以具有相同的厚度(图4a所示的第一牺牲层210的第一厚度t1和第二牺牲层214的第二厚度t2)，相对于中间绝缘层204的最底层的沟道层212与中间绝缘层204的顶面204t之间的第一距离d1可以与最底层的沟道层212和相邻沟道层212之间的第二距离d2相同。换言之，在相对于中间绝缘层204的最底层的沟道层212和中间绝缘层204的顶面204t之间的栅极结构250的第一部分(例如栅极结构250的底部部分250b)具有第一厚度(其与第一距离d1相同)，在最底层的沟道层212与相邻沟道层212之间的栅极结构250的第二部分250s具有第二厚度(其与第二距离d2相同)。第二厚度与第一厚度相同。此外，内间隙件238设置于栅极结构250的侧端上。栅极结构250的底部250b上的内间隙件238与基板200r的中间绝缘层204接触。在一些实施例中，鳍结构220-1r和220-2r中的每一个包括栅极结构250和沟道层212下方的基部220b。基部220b还连接到栅极结构250。在一些实施例中，栅极结构250可以通过中间绝缘层204与基板200r的底部基板层202隔离。因此，可以消除得到的半导体器件500的基板漏电。
52.在一些实施例中，栅极结构250包括包裹沟道层212的栅极电介质层(gate dielectric layer)(未示出)和形成在沟道区中的栅极电介质层上的栅电极层(gate electrode layer)(未示出)。在一些实施例中，栅极电介质层包括氧化硅、氮化硅或高k电介质材料、其他适用的电介质材料或其组合。在一些实施例中，栅极电介质层通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他适用的沉积工艺形成。在一些实施例中，栅电极层包括导电材料。在一些实施例中，栅电极层通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他适用的沉积工艺形成。完成执行上述工艺后，形成半导体器件500。
53.在一些实施例中，半导体器件500包括基板200r、鳍结构220-1r和220-2r以及外延源/漏结构240。从soi基板200形成的基板200r包括底部基板层202以及底部基板层202上的中间绝缘层204。鳍结构220-1r和220-2r形成在基板200r上方。每个鳍结构220-1r与220-2r包括栅极结构250以及被栅极结构250包裹的沟道层212。外延源/漏结构240连接沟道层212。外延源/漏结构240的底部240与基板200r的中间绝缘层204接触。因为通过驱动来自形成在顶部半导体层上的半导体覆盖层的第二半导体原子(例如ge)，soi基板200的顶部半导体层206(图1和1a)被转变为由第一半导体原子(例如si)和第二半导体原子(例如ge)形成的第一牺牲层210。然后在形成栅极结构250之前去除由第一半导体原子(例如si)和第二半导体原子(例如ge)形成的第一牺牲层210和第二牺牲层214。除了沟道层212之外，外延源/漏结构240将不会与基板200r的中间绝缘层204上方的任何半导体层接触。此外，栅极结构250可以通过中间绝缘层204与基板200r的底部基板层202隔离。因此，可以消除所得的半导
体器件500的基板漏电，而无需将额外的掺杂剂注入到栅极结构和外延源/漏结构的底部。
54.虽然本发明已通过示例的方式并根据优选实施例进行了描述，但应理解本发明不限于所公开的实施例。相反，它旨在涵盖对本领域技术人员显而易见的各种修改和类似的布置。因此，所附权利要求的范围应给予最宽泛的解释，以涵盖所有此类修改和类似布置。

技术特征：
1.一种半导体器件，其特征在于，包括：基板包括基板层以及位于所述基板层上的绝缘层；形成于所述基板上方的鳍结构，所述鳍结构包括栅极结构和被所述栅极结构包裹的沟道层；以及外延源/漏结构，与所述沟道层连接，所述外延源/漏结构的底部与所述基板的绝缘层接触。2.如权利要求1所述的半导体器件，其特征在于，所述栅极结构的底部与所述基板的所述绝缘层接触。3.如权利要求1所述的半导体器件，其特征在于，所述外延源/漏结构通过所述绝缘层与所述基板的基板层隔离。4.如权利要求1所述的半导体器件，其特征在于，所述绝缘层被形成完全的覆盖所述基板的所述基板层的顶面，使所述绝缘层的顶面成为所述基板的顶面。5.如权利要求4所述的半导体器件，其特征在于，相对于所述绝缘层的最底层的沟道层与所述绝缘层的顶面之间的第一距离和所述最底层的沟道层与相邻沟道层之间的第二距离相同。6.如权利要求2所述的半导体器件，其特征在于，还包括：多个内间隔件设置于所述栅极结构的侧端上，其中与所述栅极结构的底部接触的第一内间隔件与所述基板的绝缘层接触。7.如权利要求6所述的半导体器件，其特征在于，第二内间隔件设置在相邻的沟道层之间并与所述相邻的沟道层接触。8.如权利要求6所述的半导体器件，其特征在于，与所述基板的绝缘层接触的第一内间隔件与所述最底层的沟道层接触。9.如权利要求1所述的半导体器件，其特征在于，所述鳍结构包括位于所述栅极结构和所述沟道层下的基部，其中所述基部由所述基板的绝缘层形成。10.如权利要求9所述的半导体器件，其特征在于，还包括：形成在所述基部的侧壁上的隔离部件。11.如权利要求10所述的半导体器件，其特征在于，所述外延源/漏结构的底部与所述隔离部件相接触。12.一种半导体器件，其特征在于，包括：基板包括基板层以及位于所述基板层上的绝缘层；形成于所述基板上方的鳍结构，所述鳍结构包括栅极结构和被所述栅极结构包裹的沟道层；以及外延源/漏结构，与所述沟道层连接，其中所述外延源/漏结构通过所述绝缘层与所述基板的基板层隔离。13.如权利要求12所述的半导体器件，其特征在于，所述栅极结构通过所述绝缘层与所述基板的所述基板层隔离。14.如权利要求12所述的半导体器件，其特征在于，所述外延源/漏结构的底部与所述基板的绝缘层接触。15.如权利要求12所述的半导体器件，其特征在于，所述绝缘层的远离所述基板层的顶
面作为所述基板的顶面。16.如权利要求15所述的半导体器件，其特征在于，相对于所述绝缘层的最底层的沟道层与所述绝缘层的顶面之间的栅极结构的第一部分具有第一厚度，所述最底层的沟道层和相邻沟道层之间的栅极结构的第二部分具有第二厚度，其中所述第二厚度与所述第一厚度相同。17.如权利要求12所述的半导体器件，其特征在于，还包括：设置于所述栅极结构的侧端上的多个内间隔件，其中位于所述栅极结构的底部上的第一内间隔件与所述基板的绝缘层接触。18.如权利要求17所述的半导体器件，其特征在于，第二内间隔件设置在相邻的沟道层之间并与所述相邻的沟道层接触。19.如权利要求17所述的半导体器件，其特征在于，位于所述栅极结构的底部上的第一内间隔件与所述最底层的沟道层接触。20.如权利要求12所述的半导体器件，其特征在于，所述鳍结构包括与所述栅极结构的底部接触的基部，其中所述基部由所述基板的绝缘层形成。21.如权利要求20所述的半导体器件，其特征在于，还包括：围绕所述鳍结构的基部形成的隔离部件。22.如权利要求21所述的半导体器件，其特征在于，所述外延源/漏结构的底部与所述隔离部件相接触。23.一种半导体器件的形成方法，其特征在于，包括：提供绝缘体上半导体soi基板，其包括底部基板层、中间绝缘层和包含第一半导体原子的顶部半导体层；在所述顶部半导体层上外延生长半导体覆盖层，其中所述半导体覆盖层包含第一半导体原子和不同于第一半导体原子的第二半导体原子；执行热处理以将所述半导体覆盖层的第二半导体原子驱动到所述顶部半导体层中，使得所述半导体覆盖层和所述顶部半导体层共同形成第一牺牲层；在所述第一牺牲层上外延生长沟道层和所述第二牺牲层的交替堆叠；图案化所述中间绝缘层、所述第一牺牲层和所述交替堆叠以形成鳍结构；去除所述鳍结构的部分，直至露出所述中间绝缘层，形成源/漏凹陷；以及在所述源/漏凹陷中形成外延源/漏结构。24.如权利要求23所述的半导体器件的形成方法，其特征在于，所述半导体覆盖层中第二半导体原子的第一浓度大于所述第一牺牲层中第二半导体原子的第二浓度。25.如权利要求23所述的半导体器件的形成方法，其特征在于，所述沟道层包含所述第一半导体原子但不包含所述第二半导体原子。26.如权利要求23所述的半导体器件的形成方法，其特征在于，所述第二牺牲层包含所述第一半导体原子和所述第二半导体原子。27.如权利要求23所述的半导体器件的形成方法，其特征在于，所述第一牺牲层具有第一成分，所述第二牺牲层具有第二成分，所述第二成分与所述第一成分相同。28.如权利要求23所述的半导体器件的形成方法，其特征在于，所述第一牺牲层具有第一厚度，所述第二牺牲层具有第二厚度，所述第二厚度与所述第一厚度相同。
29.如权利要求27所述的半导体器件的形成方法，其特征在于，所述沟道层具有第三成分，所述第三成分不同于所述第一成分和所述第二成分。30.如权利要求23所述的半导体器件的形成方法，其特征在于，在外延生长所述沟道层与所述第二牺牲层的交替堆叠后，最底层的沟道层与所述第一牺牲层接触。31.如权利要求23所述的半导体器件的形成方法，其特征在于，所述交替堆叠包括第一数量的沟道层以及第二数量的第二牺牲层，且所述第一数量不同于所述第二数量。32.如权利要求31所述的半导体器件的形成方法，其特征在于，所述第一数量大于所述第二数量。33.如权利要求23所述的半导体器件的形成方法，其特征在于，还包括：在形成所述源/漏凹陷之后，在所述第一牺牲层和所述第二牺牲层的侧端上形成内间隔件。34.如权利要求33所述的半导体器件的形成方法，其特征在于，所述第一牺牲层的侧端上的内间隔件与所述中间绝缘层接触。35.如权利要求23所述的半导体器件的形成方法，其特征在于，还包括：在形成所述外延源/漏结构后，选择性地去除所述第一牺牲层和所述第二牺牲层；以及形成包裹所述沟道层的栅极结构。36.如权利要求35所述的半导体装置的形成方法，其特征在于，在选择性移除第一牺牲层和第二牺牲层的期间，所述第一牺牲层与所述沟道层之间的第一蚀刻选择性和所述第二牺牲层与所述沟道层之间的第二蚀刻选择性相同。37.如权利要求23所述的半导体器件的形成方法，其特征在于，还包括：在形成所述鳍结构之后，在所述鳍结构的基部的侧壁上形成隔离部件，其中所述基部由所述soi基板的中间绝缘层形成。

技术总结
提供了一种半导体器件。该半导体器件包括基板、鳍结构和外延源/漏结构。基板包括基板层及位于基板层上的绝缘体层。鳍结构形成于基板上方，其中鳍结构包括栅极结构以及被栅极结构包裹的沟道层。外延源/漏结构连接沟道层，其中外延源/漏结构的底部接触基板的绝缘层。该半导体器件可以改善基板漏电问题。导体器件可以改善基板漏电问题。导体器件可以改善基板漏电问题。


技术研发人员：曹博昭 林宪信
受保护的技术使用者：联发科技股份有限公司
技术研发日：2023.01.05
技术公布日：2023/7/12