一种RISCV中断跳转电路的制作方法

一种riscv中断跳转电路
技术领域
1.本实用新型涉及处理器中断处理技术领域，具体涉及一种riscv中断跳转电路。


背景技术：

2.中断机制是现代计算机系统中的基本机制之一，它在系统中起着通信网络的作用，以协调系统对各种外部事件的响应和处理。中断是实现多道程序设计的必要条件，它是cpu对系统某个时刻发生的某个事件做出的一种反应，即，处理器核在顺序执行程序指令流的过程中被突发请求打断而中止执行当前的程序，转而去处理别的程序，待其处理完了别的程序返回中断点继续执行此前的程序。引起中断的事件称为中断源，通常情况下，中断源主要来自外围硬件设备。
3.在现有技术中，如riscv处理器发生中断时，先比较中断向量寄存器的向量号和跳转地址，然后根据这些信息，确定处理器跳转到哪部分电路开始实现中断功能，至少需要使用3个32位寄存器(mie中断使能寄存器、mtvec中断向量寄存器和mcause中断原因寄存器)，这个多开销了芯片面积。如申请号为201910198363.3，专利名称为《用于risc-v架构的中断系统》的发明申请，即采用了此类方案。


技术实现要素：

4.本实用新型的目的在于提供一种不多开销寄存器，以利于缩小芯片面积的riscv中断跳转电路。
5.为实现上述目的，本实用新型采用以下技术方案：
6.一种riscv处理器的中断跳转电路，其包括riscv处理器，所述riscv处理器包括riscv内核、地址总线、数据总线、中断触发信号引脚，其还包括：
7.jalr指令编码电路，所述jalr指令编码电路包括依次设置的5个指令编码传输门，各指令编码传输门的控制端同时连接所述中断触发信号引脚，各指令编码传输门的输入分别连接固定电平，以呈11001电平编码分布，各指令编码传输门的输出连接所述数据总线；
8.中断入口地址编码电路，所述中断入口地址编码电路包括依次设置的若干个地址编码传输门，各地址编码传输门的控制端同时连接所述中断触发信号引脚，各地址编码传输门的输入分别连接固定电平以呈唯一地址编码分布，各地址编码传输门的输出连接所述数据总线；
9.当所述riscv处理器接收所述jalr指令编码电路的指令时，将所述中断入口地址编码电路的地址编码赋给所述地址总线并跳转。
10.进一步地，各指令编码传输门连接所述数据总线的第6:2位，各地址编码传输门的输出连接所述数据总线的第30:22位。
11.进一步地，所述5个指令编码传输门包括第一指令编码传输门、第二指令编码传输门、第三指令编码传输门、第四指令编码传输门及第五指令编码传输门，所述第一指令编码传输门、第二指令编码传输门及第五指令编码传输门的输入分别接电源，所述第三指令编
码传输门及第四指令编码传输门的输入接地,以呈11001电平编码分布。
12.进一步地，所述地址编码传输门的个数为9个，与所述riscv处理器程序空间的中断入口地址唯一对应。
13.采用上述技术方案后，本实用新型与背景技术相比，具有如下优点：
14.本实用新型充分利用riscv处理器的固有指令jalr和外围jalr指令编码电路及中断入口地址编码电路，从硬件上对jalr跳转指令和中断入口地址进行识别，从而实现中断功能。该电路方便集成到芯片中，不多开销寄存器，利于缩小芯片面积，而且实现处理器点对点精确执行中断功能。
附图说明
15.图1为本实用新型的原理示意图；
16.图2为本实用新型jalr指令编码电路示意图；
17.图3为本实用新型中断入口编码电路示意图；
18.图4为本实用新型riscv处理器示意图；
19.图5为本实用新型上电复位电路示意图。
20.附图标记说明：
21.中断触发信号电路100；
22.riscv处理器200、数据总线210、地址总线220、复位引脚230、riscv内核240、中断触发信号引脚250；
23.jalr指令编码电路300；
24.中断入口地址编码电路400；
25.上电复位电路500。
具体实施方式
26.为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。另外，需要说明的是：
27.术语“上”“下”“左”“右”“竖直”“水平”“内”“外”等均为基于附图所示的方位或者位置关系，仅仅是为了便于描述本实用新型和简化描述，而不是指示或者暗示本实用新型的装置或者元件必须具有特定的方位，因此不能理解为对本实用新型的限制。
28.当元件被称为“固定于”或者“设置于”或者“设于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或者间接连接至该另一个元件上。
29.除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或者一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在实用新型中的具体含义。
30.实施例
31.请参考图1所示，本实用新型公开了一种riscv处理器的中断跳转电路，其包括riscv处理器200、jalr指令编码电路300、中断入口地址编码电路400及上电复位电路500。其中，riscv处理器200包括数据总线210、地址总线220、复位引脚230、riscv内核240及中断触发信号引脚250。中断触发信号引脚250用于从中断触发信号100获取触发信号，中断触发信号100为现有技术，在此不作赘述。
32.本实用新型的核心思路为通过若干个指令编码传输门构建riscv的jalr指令编码电路300，再通过若干个地址编码传输门构建中断入口地址编码电路400，当中断触发信号引脚250的中断触发信号irq有效时，jalr指令编码电路300与中断入口地址编码电路400均把数据通过数据总线都赋给riscv处理器200，riscv处理器200识别到是jalr跳转指令时，把中断入口地址赋给地址总线220，并跳转到该入口地址，实现中断功能。
33.具体而言，请参考图2所示，本实用新型中，jalr指令编码电路300包括依次设置的5个指令编码传输门，即，第一指令编码传输门tg6、第二指令编码传输门tg5、第三指令编码传输门tg4、第四指令编码传输门tg3及第五指令编码传输门tg2。
34.各指令编码传输门的控制端同时连接中断触发信号引脚250。
35.各指令编码传输门的输入则分别连接固定电平以对应于riscv处理器200的jalr指令，呈11001电平编码分布。其电平编码分布是通过接电源或接地实现电平的改变，具体而言，如图2中所示，第一指令编码传输门tg6、第二指令编码传输门tg5及第五指令编码传输门tg2的输入分别接电源，以对应高电平(标识为1)；第三指令编码传输门tg4及第四指令编码传输门tg3的输入接地，以对应低电平(标识为0)，从而形成jalr指令编码11001电路。
36.各指令编码传输门的输出连接数据总线210，本实施例中，连接数据总线210的第6:2位。
37.中断入口地址编码电路400包括依次设置的若干个地址编码传输门，如图3所示(中断入口地址(8h)编码电路)，本实施例中，地址编码为9位，其包括第一地址编码指令传输门tg30、第二地址编码指令传输门tg29、第三地址编码指令传输门tg28、第四地址编码指令传输门tg27、第五地址编码指令传输门tg26、第六地址编码指令传输门tg25、第七地址编码指令传输门tg24、第八地址编码指令传输门tg23及第九地址编码指令传输门tg22。
38.各地址编码传输门的控制端分别连接中断触发信号引脚250。
39.各地址编码传输门的输入分别连接固定电平以呈唯一地址编码分布，如图3所示，本实施例中，第一地址编码指令传输门tg30、第二地址编码指令传输门tg29、第三地址编码指令传输门tg28、第四地址编码指令传输门tg27、第五地址编码指令传输门tg26、第六地址编码指令传输门tg25、第七地址编码指令传输门tg24及第九地址编码指令传输门tg22接地，第八地址编码指令传输门tg23的输入接电源，从而形成唯一中断入口地址000000010。
40.各地址编码传输门的输出连接数据总线210，本实施例中，连接数据总线的第30:22位。
41.如图4所示的是riscv处理器200，该处理器自身没有中断处理功能，其引脚idata_portinx和iaddr_portoutx分别是程序空间的数据总线和地址总线。图2、图3及图4中的irq是同一个中断触发信号，有效周期为单个时钟，如此，当某个周期irq有效时，将所述jalr指令编码电路的“指令”和所述中断入口地址编码电路的“地址”赋给所述riscv处理器程序空间的数据总线，处理器执行完jalr指令后，在下一个时钟周期把中断入口地址赋给地址总
线，开始执行中断。
42.请参考图5所示，上电复位电路500包括第一电容c11及第一电阻r17，第一电容c11的一端连接risc-v处理器200的复位引脚230(即图4中的rst引脚)，另一端接电源vdd，第一电阻r17的一端连接risc-v处理器200的复位引脚，另一端接地gnd，由此，第一电容c11及第一电阻r17形成一个rc充放电回路，保证risc-v处理器200在上电时其复位引脚有足够时间的高电平进行复位，随后回归到低电平进入正常工作状态。
43.以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求的保护范围为准。

技术特征：
1.一种riscv中断跳转电路，其包括riscv处理器，所述riscv处理器包括riscv内核、地址总线、数据总线、中断触发信号引脚，其特征在于，还包括：jalr指令编码电路，所述jalr指令编码电路包括依次设置的5个指令编码传输门，各指令编码传输门的控制端同时连接所述中断触发信号引脚，各指令编码传输门的输入分别连接固定电平，以呈11001电平编码分布，各指令编码传输门的输出连接所述数据总线；中断入口地址编码电路，所述中断入口地址编码电路包括依次设置的若干个地址编码传输门，各地址编码传输门的控制端同时连接所述中断触发信号引脚，各地址编码传输门的输入分别连接固定电平以呈唯一地址编码分布，各地址编码传输门的输出连接所述数据总线；当所述riscv处理器接收所述jalr指令编码电路的指令时，将所述中断入口地址编码电路的地址编码赋给所述地址总线并跳转。2.如权利要求1所述的一种riscv中断跳转电路，其特征在于：各指令编码传输门连接所述数据总线的第6:2位，各地址编码传输门的输出连接所述数据总线的第30:22位。3.如权利要求1所述的一种riscv中断跳转电路，其特征在于：所述5个指令编码传输门包括第一指令编码传输门、第二指令编码传输门、第三指令编码传输门、第四指令编码传输门及第五指令编码传输门，所述第一指令编码传输门、第二指令编码传输门及第五指令编码传输门的输入分别接电源，所述第三指令编码传输门及第四指令编码传输门的输入接地,以呈11001电平编码分布。4.如权利要求1所述的一种riscv中断跳转电路，其特征在于：所述地址编码传输门的个数为9个，与所述riscv处理器的程序空间的中断入口地址唯一对应。

技术总结
本实用新型公开了一种RISCV中断跳转电路，包括RISCV处理器、JALR指令编码电路及中断入口地址编码电路。JALR指令编码电路包括依次设置的5个指令编码传输门，各指令编码传输门的控制端同时连接中断触发信号引脚，输入分别连接固定电平，以呈11001电平编码分布，输出连接数据总线；中断入口地址编码电路包括依次设置的若干个地址编码传输门，各地址编码传输门的控制端同时连接中断触发信号引脚，输入分别连接固定电平以呈唯一地址编码分布，输出连接数据总线；当RISCV处理器接收JALR指令编码电路的指令时，将中断入口地址编码电路的地址编码赋给地址总线并跳转。本实用新型方便集成到芯片中，不多开销寄存器，利于缩小芯片面积。利于缩小芯片面积。利于缩小芯片面积。


技术研发人员：柴智 韦剑 陈为斌 张云
受保护的技术使用者：厦门芯矽望集成电路技术有限公司
技术研发日：2023.03.21
技术公布日：2023/7/17